Intel a annoncé les premiers détails de son nœud de processus « Intel 4″ et a partagé une image de la matrice de calcul d’un processeur Meteor Lake lors du symposium IEEE VLSI 2022. Intel revendique des résultats impressionnants avec son nouveau nœud » Intel 4 « , y compris des fréquences 21,5 % plus élevées à n’importe quelle fréquence d’horloge donnée ou une réduction de puissance de 40 % à la même fréquence, par rapport à son nœud » Intel 7 » de génération précédente. Intel revendique également une amélioration de la mise à l’échelle de la zone 2X, ce qui signifie qu’il a doublé la densité de transistors pour les bibliothèques hautes performances et qu’il est le premier nœud de processus Intel à utiliser la lithographie EUV. C’est juste pour n’en citer que quelques-unes parmi de nombreuses autres avancées notables que nous aborderons plus en détail ci-dessous.
Compte tenu des faux pas d’Intel avec le processus 10 nm qui lui ont valu de perdre son leadership en matière de technologie de processus au profit de TSMC, sans parler de céder le leadership en matière de performances à AMD sur le marché des processeurs, tous les yeux sont rivés sur l’entreprise en tant que processus « Intel 4 », auquel nous nous référerons sous le nom de « I4 », arrivera sur le marché en 2023.
La dernière fois, Intel a essayé de mettre à l’échelle de manière trop agressive avec son nœud 10 nm et d’atteindre un objectif de mise à l’échelle de 2,7X. Cela a entraîné des retards constants dus à l’incorporation simultanée de plusieurs nouvelles technologies, dont certaines n’ont manifestement pas atteint les objectifs de développement. Pour I4, Intel adopte une approche plus modulaire et introduit de nouvelles technologies étape par étape au fur et à mesure qu’il progresse de nœud en nœud, l’aidant ainsi à atteindre une cadence d’amélioration plus progressive qui, espère-t-il, évitera les retards que nous avons vus dans le passé.
Intel développe plusieurs nœuds en parallèle pour tenir sa promesse de cinq nœuds en quatre ans, et Intel 4 est la deuxième étape de ce voyage. Examinons d’abord de plus près le dé Meteor Lake, puis plongeons dans les détails de la présentation I4.
Coup de puce Intel Meteor Lake
Meteor Lake d’Intel sera le premier produit commercialisé avec le processus I4. Intel a mis sous tension le silicium de calcul en avril 2022 et affirme avoir démarré plusieurs systèmes d’exploitation. Intel affirme que Meteor Lake est sur la bonne voie pour un lancement en 2023.
Meteor Lake utilisera la technique de packaging Foveros 3D d’Intel, tout comme nous l’avons vu avec les processeurs Lakefield. Cependant, ce sera la première incursion complète d’Intel dans la fabrication à haut volume avec cette technologie de conditionnement de pointe.
Intel connectera les quatre puces (appelées « tuiles » dans le langage Intel) à un interposeur via des connexions TSV. Intel n’a pas révélé si cet interposeur sera actif ou passif ou s’il contiendra des caches ou d’autres circuits de contrôle. Intel montera quatre tuiles sur cet interposeur : la tuile de calcul, la tuile d’E/S, la tuile SOC et la tuile graphique.
Intel a seulement spécifié le nœud de processus utilisé pour la tuile de calcul comme I4 mais n’a pas dit quels nœuds il utilisera pour les autres tuiles. Au cours de sa journée des analystes plus tôt cette année, la société a partagé la diapositive de l’album ci-dessus qui répertorie le nœud N3 (3 nm) de TSMC avec les processeurs Meteor et Arrow Lake, et on pense en grande partie qu’il comprend la tuile graphique. Le temps nous le dira.
Comme pour Alder Lake, les puces Meteor Lake ont une architecture hybride x86. Dans ce cas, nous avons six p-cores et huit e-cores. La vue éclatée de la matrice de calcul nous montre six cœurs de performance de couleur bleue (p-cores), utilisés pour les travaux sensibles à la latence et aux performances, à gauche de la matrice. À droite, nous voyons deux clusters à quatre cœurs de cœurs d’efficacité (e-cores) en violet. Ces cœurs interviennent pour les tâches en arrière-plan et multithread. Le centre de la puce contient les caches L3 et les circuits d’interconnexion. Intel n’a pas encore fourni de description plus détaillée des différences entre les tuiles SoC et E/S, le premier étant un candidat probable pour les contrôleurs de mémoire et les interfaces PCIe, tandis que le second pourrait être pour Thunderbolt et d’autres types d’interfaces PCH.
Intel ne nous donne pas trop de travail ici, mais la société a partagé des détails beaucoup plus détaillés sur le nœud de processus I4 qui fait fonctionner la matrice de calcul.
Nœud de processus Intel 4
Pour rappel, Intel a récemment renommé ses nœuds de processus pour avoir une convention de dénomination plus uniforme qui s’aligne sur ses concurrents (les fonderies tierces TSMC et Samsung). Le nœud de processus phare actuel d’Intel, Intel 7, s’appelait autrefois 10 nm. De plus, le nœud I4 était autrefois appelé 7 nm. Nous nous en tiendrons au schéma de nommage actuel afin qu’il n’y ait pas (ou du moins moins) de confusion.
Intel, comme ses concurrents, prépare généralement deux versions de chaque nœud de processus – une bibliothèque haute densité qui cherche à insérer le plus de transistors possible au détriment des performances, et une bibliothèque haute performance qui échange une certaine densité de transistors pour fournir plus de performances. Naturellement, Intel et ses concurrents se réfèrent toujours à la bibliothèque haute densité pour les mesures de densité qu’ils utilisent dans le marketing. Pourtant, la plupart des puces hautes performances phares que vous voyez sur le marché utilisent en fait la bibliothèque moins dense.
De manière assez surprenante, Intel ne crée pas de bibliothèque haute densité pour son nœud I4. Intel n’a pas expliqué pourquoi ; au lieu de cela, il a simplement déclaré qu’il se concentrerait uniquement sur les produits de performance pour I4. Intel n’a donné aucune raison technique pour exclure une bibliothèque haute densité de ce nœud de processus, mais cela entraînera probablement des spéculations. Notamment, Intel a récemment annoncé qu’il retarderait ses Granite Rapids Xeons de 2023 à 2024 en raison du passage de la conception de I4 à I3 – c’est peut-être pour tirer parti d’une bibliothèque haute densité fonctionnelle pour certains des produits.
Le nœud I4 est compatible avec I3, de sorte que les conceptions peuvent être déplacées entre les deux sans passer par les étapes chronophages habituelles de portage d’une architecture. Intel indique que le successeur d’I4, « Intel 3 », viendra avec des bibliothèques à la fois hautes performances et haute densité. Le processus I3 aura également des transistors et des interconnexions améliorés, ainsi que davantage de couches EUV pour simplifier davantage la conception. Le nœud I3 sera le premier proposé aux clients d’Intel via ses services Intel Foundry (IFS).
Après I3, Intel passera à l’ère angström avec les nœuds 20A et 18A, qui introduiront tous deux de nouvelles technologies encore plus exotiques, comme les nouvelles technologies RibbonFET (gate all around/nanosheet) et PowerVia (backside power delivery).
| Intel 4 | Intel 7 | TSMC N5 | TSMC N3 | |
| Densité de bibliothèque HP | 160 MTr/mm^2 (estimation) | 80 MTr/mm^2 | 130 MTr/mm^2 (estimation) | 208 MTr/mm^2 (estimation) |
| Densité de la bibliothèque HD | Aucun prévu | 100 MTr/mm^2 | 167 MTr/mm^2 (estimation) | 267 MTr/mm^2 (estimation) |
| Densité logique | 2x | 2,7x | 1,83x | 1,6x |
| Perf (puissance iso) | 1,2X | 1,15x | 1,15x | 1,11x |
Intel ne partage pas encore de mesures spécifiques de densité de transistors, mais nous donne plutôt une affirmation de base de mise à l’échelle 2X (beaucoup plus sur ce sujet ci-dessous). Cependant, la société indique qu’elle partagera à l’avenir une métrique de densité de transistor MTr/mm^2 (méga-transistor par millimètre carré) et que la densité de transistor d’I4 suit généralement la mise à l’échelle de la zone 2x. En tant que tel, nous utilisons une densité de transistor extrapolée dans le tableau ci-dessus (la source). Ces chiffres sont des estimations, mais il semble que la densité de transistors de I4 se situera entre les bibliothèques N5 et N3 hautes performances de TSMC.
Intel 4 (I4) promet une amélioration de 21,5 % de la fréquence à la même puissance que le processus I7 de la génération précédente, soit 40 % de puissance en moins. Comme mentionné, Intel revendique une amélioration de la mise à l’échelle de la zone 2x par rapport à I7, qui est l’aboutissement de plusieurs technologies.
Le nœud I4 est le premier nœud d’Intel à utiliser largement la lithographie EUV pour simplifier la fabrication, et nous pouvons voir les résultats dans les deuxième et troisième diapositives de l’album ci-dessus. Le processus de génération précédente d’Intel nécessite plusieurs étapes de lithographie par immersion pour traiter certaines couches de la pile, mais EUV permet à l’entreprise d’utiliser une exposition pour graver un seul motif. Cela réduit le nombre d’étapes dans le flux de processus de 3 à 5 fois pour cette partie de la fabrication.
Naturellement, EUV entraîne moins de défauts, offrant ainsi des rendements plus élevés. Il augmente également considérablement la vitesse de traitement, mais il présente également d’autres avantages. Par exemple, chaque couche des piles métalliques sous-jacentes doit également être alignée à chaque étape du flux de fabrication. EUV aide à résoudre les problèmes de rendement dus à l’alignement, car les couches ne doivent être alignées qu’une seule fois plutôt que plusieurs fois. Cela améliore encore le rendement.
Intel utilise EUV à la fois en amont et en aval du flux de fabrication. Comme on le voit dans la troisième diapositive, le résultat est que I4 a 5 % d’étapes de processus en moins et un nombre total de masques inférieur de 20 % à I7. Comme vous pouvez le voir par le résultat extrapolé au centre des graphiques, sans EUV, I4 nécessiterait plus d’étapes que I7. Malheureusement, Intel n’a pas divulgué le nombre exact de couches qu’il grave avec la lithographie EUV.
Le contact-over-active-gate (COAG) d’Intel a fait ses débuts avec le processus I7 et a augmenté la densité en déplaçant le contact du bord/de l’extérieur des portes et en le plaçant au-dessus des portes. La deuxième génération de cette technologie contribue à améliorer encore la densité dans le processus I4. De même, Intel a supprimé les portes factices de I7 mais a amélioré cette technique avec I7 en supprimant une grille de diffusion entre les baies. Intel est également passé de quatre ailettes à trois.
Le nœud I4 a 18 couches métalliques par rapport aux 17 couches métalliques du nœud I7, avec du cuivre amélioré introduit dans les couches métalliques inférieures pour améliorer l’électromigration/fiabilité tout en maintenant les performances (plus de détails ci-dessous). Nous constatons également une hauteur réduite sur l’ensemble de la pile. (Les deux couches métalliques épaisses sont destinées au routage de l’alimentation.)
La puissance, la performance et la surface (PPA) sont l’endroit où le caoutchouc rencontre la route. Ici, nous pouvons voir qu’Intel revendique une amélioration des performances de 21,5 % à la même puissance (ISO) par rapport à I7, ou une puissance supérieure de 40 % au bas de la courbe fréquence/tension. Cela est dû au réglage des plages de tension supérieure et inférieure, ce qui se traduit finalement par une meilleure plage d’efficacité énergétique dynamique dans l’ensemble.
Le processus I4 a deux types différents de cellules SRAM. Il est bien connu que la SRAM n’évolue pas aussi rapidement que la logique, et Intel a divulgué une mise à l’échelle de 0,77x pour sa cellule haute densité (HDC), mais n’a pas divulgué la métrique de mise à l’échelle pour la cellule à courant élevé (HCC) qui sera utilisé dans les conceptions axées sur la performance.
Les interconnexions, les minuscules fils qui relient les transistors, continuent de se réduire au fil du temps, n’ayant plus que la largeur de quelques électrons. En tant que tels, ils sont devenus l’un des principaux obstacles à l’augmentation de la densité des transistors, car les transistors plus petits nécessitent simplement des fils plus petits.
Intel a également révélé qu’il utilise du cuivre amélioré dans les couches M0 à M4 pour améliorer les performances d’interconnexion et des diapositives partagées (deuxième et troisième dans l’album ci-dessus) qui montrent les améliorations qu’il a apportées avec ses conceptions de fils dans les couches inférieures critiques. Intel est passé à l’utilisation de cobalt au lieu de cuivre avec son nœud de processus I7, ce qui a entraîné une baisse des performances. Selon certaines rumeurs, cela serait également à l’origine des retards incessants qui ont coûté à l’entreprise sa position de leader.
Ici, nous pouvons voir deux de ces approches avec le nœud I7 – une avec du cobalt pur avec une barrière de tantale et une autre avec une barrière de nitéride de tantale sur un alliage de cuivre. Ces deux approches ont chacune des compromis importants pour la résistance (performance) ou la fiabilité (électromigration).
Le procédé I4 utilise une conception de « cuivre amélioré » qui exploite une barrière en tantale avec un revêtement en cobalt sur du cuivre pur. Cette conception offre le meilleur des performances et de la fiabilité.
Enfin, Intel a révélé qu’il avait doublé sa densité de capacité MIM au cours du processus I7. Pour rappel, il s’agit du condensateur métal-isolant-métal (MIM) qu’Intel a qualifié de « SuperMIM » avec le processus de 10 nm de l’époque. travail intensif, comme les instructions SIMD.
L’usine d’Intel à Hillsboro sera la première à produire des appareils I4, et le campus d’Irlande est le prochain candidat évident en raison du fait qu’il s’agit du seul autre campus Intel connu avec une machine EUV. Nous en apprendrons plus sur Intel 4 à mesure qu’il se rapproche du marché de Meteor Lake, qui, selon Intel, arrivera sur le marché en 2023.