TSMC développe une nouvelle version de son Chip-On-Wafer-On-Substrate-L (CoWoS-L) qui lui permettra de construire des interposeurs extrêmement grands – qu’il appelle Super Carrier Interposers – qui repoussent les limites du système actuel – des tailles de packages (SiP) à des niveaux jamais vus auparavant. La technologie CoWoS de nouvelle génération, dont la qualification est prévue en 2025, augmentera potentiellement la taille des interposeurs jusqu’à six réticules, jusqu’à 3,3 fois ce qu’ils peuvent faire aujourd’hui.
Cette poussée vers des tailles de puces plus grandes est motivée par la demande mondiale croissante de capacités informatiques avancées dans des applications telles que l’intelligence artificielle (IA) et le calcul haute performance (HPC). Des acteurs majeurs comme AMD, Intel et Nvidia répondent à cette demande en construisant des processeurs très complexes, tels que le H100 de Nvidia, qui se vendent environ 30 000 dollars l’unité.
Pour amplifier la puissance de calcul de ces processeurs, ces entreprises utilisent des conceptions de puces multi-tuiles : l’Instinct 250X/MI300 d’AMD ainsi que le Ponte Vecchio d’Intel qui sont volumineux et nécessitent un refroidissement extrêmement avancé sont parmi les exemples de telles conceptions.
La nouvelle version de la technologie CoWoS-L de TSMC ouvre de nouvelles portes en permettant de construire des processeurs encore plus grands. La taille de la technologie CoWoS-L est énorme si l’on considère la limite théorique du réticule de l’outil EUV de l’ASML de 858 mm ^ 2. Avec six réticules, ceux-ci pourraient permettre des SiP dimensionnés à 5148 mm ^ 2.
Mais de telles solutions accepteraient non seulement un nombre important de puces de calcul volumineuses, mais de tels dispositifs nécessiteront des sous-systèmes de mémoire plutôt énormes. TSMC parle de 12 piles de mémoire HBM3/4, ce qui dans le cas de HBM3 signifie une interface mémoire avec une bande passante proche de 9,8 To/s.
Cependant, la construction de si grands SiP est une tâche ardue avec des implications financières substantielles. Pour mettre les choses en perspective, l’accélérateur H100 de NVIDIA, qui a déjà plusieurs réticules, coûte environ 30 000 $. Compte tenu de cela, des puces plus grandes et plus performantes développées avec la technologie CoWoS-L coûteraient sans aucun doute beaucoup plus cher.
Outre l’aspect financier des puces elles-mêmes, il existe un autre défi majeur : le refroidissement. Les SiP seraient parmi les puces HPC les plus gourmandes en énergie à ce jour, ce qui nécessiterait des systèmes de refroidissement avancés pour éviter la surchauffe. TSMC a exploré la technologie de refroidissement liquide sur puce, qui a démontré sa capacité à refroidir des boîtiers en silicium avec des niveaux de puissance allant jusqu’à 2,6 kW. Cela pourrait potentiellement gérer les exigences de refroidissement de ces formidables puces, mais cela introduit un autre niveau de complexité et de coût dans le processus.