Un mystérieux processeur prototype Intel Cannon Lake a fait surface dans la nature, faisant basculer jusqu’à trois chiplets. Fuite matérielle YuuKi_AnS (s’ouvre dans un nouvel onglet) partagé les images sur Twitter, et expert en CPU SkyJuice60 (s’ouvre dans un nouvel onglet) a détaillé la fonction du troisième dé.
Le troisième chiplet servirait de régulateur de tension intégré (IVR) du processeur, une fonctionnalité issue de l’architecture de processeur Intel Haswell (et Devil’s Canyon) de 4e génération il y a plusieurs années. Mais l’implémentation de Cannon est connue sous le nom de régulateur de tension intégré multi-puces (McIVR) en raison de la matrice supplémentaire.
L’IVR a fait ses débuts dans l’architecture Haswell de 4e génération d’Intel en 2013. L’IVR a changé la façon dont la carte mère et le processeur gèrent l’alimentation. Il a transféré la régulation de la tension du processeur directement dans la matrice du processeur depuis la carte mère.
Intel a déclaré que cela simplifiait considérablement la conception de l’alimentation de la plate-forme Haswell, l’IVR pouvant remplacer cinq régulateurs de tension sur la carte mère par un seul à l’intérieur du processeur. Un autre avantage de cette conception comprend un contrôle de tension à grain plus fin pour le processeur. Mais au final, Intel a annulé l’IVR sur toutes les architectures de bureau grand public après les puces Broadwell de 5e génération pour des raisons inconnues. Cependant, nous pensons que son retrait était lié à des problèmes thermiques et à des contraintes de taille de matrice. Néanmoins, l’IVR est réapparu dans d’autres architectures après Haswell, y compris quelques architectures mobiles et l’architecture Skylake-X HEDT d’Intel.
Il semblerait qu’Intel ait également prévu d’intégrer l’IVR dans ses processeurs mobiles Cannon Lake, ce prototype étant la preuve de l’idée. Mais ce qui rend l’IVR unique à Cannon Lake, c’est sa mise en œuvre multi-puces.
L’approche a beaucoup de sens du point de vue d’Intel et pourrait améliorer considérablement la marge de tension et les limites de température de la puce. Les conceptions IVR précédentes, en particulier sur Haswell, rendaient la puce très chaude puisque le refroidisseur du processeur devait désormais gérer la chaleur du régulateur de tension et des cœurs du processeur, des graphiques intégrés et du cache du processeur combinés.
Ce n’était pas un gros problème pour les utilisateurs réguliers, mais cela est devenu problématique avec de nombreux surjeteurs ayant des limitations de température au lieu de limitations de tension sur les refroidisseurs d’air de milieu de gamme.
Sur une puce mobile, la situation est très similaire aux surjeteuses. Les refroidisseurs de CPU sur les ordinateurs portables sont beaucoup plus petits que les refroidisseurs de bureau, et par conséquent, vous voulez autant d’efficacité thermique que possible du CPU. Déplacer l’IVR vers une matrice séparée ferait exactement cela et disperserait la chaleur dans une zone différente, permettant au refroidisseur du processeur de gérer plus efficacement le transfert de chaleur.
C’est dommage que cette conception triple chiplet ne soit jamais arrivée sur le marché. Cannon Lake était l’une des pires, sinon la pire, architecture d’Intel jamais publiée, avec une mise en œuvre horrible du premier processus 10 nm d’Intel (maintenant rebaptisé Intel 7), moins de deux ans de support et un seul processeur prenant en charge l’architecture.