Alors que le cycle d’orientation, de recherche et de développement des toutes nouvelles technologies de fabrication s’étire, les fonderies doivent introduire des versions remaniées de leurs nœuds dans le but de répondre aux exigences des clients. TSMC a officiellement dévoilé jeudi sa famille de processus de fabrication N3 (classe 3 nm) qui sera utilisée pour construire des puces de pointe au cours des trois prochaines années. L’une des principales caractéristiques de N3 est la technologie FinFlex qui offre aux concepteurs de puces des moyens supplémentaires d’optimiser les performances, la puissance et la taille des puces.
Cinq nœuds de 3 nm
La famille de technologies de processus N3 de TSMC comprendra cinq nœuds au total, qui prendront tous en charge FinFlex. La gamme comprend le N3 d’origine, qui devrait entrer dans la fabrication à grand volume (HVM) plus tard cette année, les premières puces devant être livrées en 2023 ; N3E avec améliorations des performances par watt et de la fenêtre de processus ; N3P avec des améliorations de performances supplémentaires ; N3S avec une densité de transistor accrue et N3X avec prise en charge de tensions accrues, alimentation améliorée ; et un potentiel de fréquence d’horloge augmenté pour les applications ultra-hautes performances.
Tout comme TSMC l’a annoncé, il commencera à fabriquer des puces sur son nœud N3 d’origine plus tard cette année. Cette technologie de processus est en grande partie conçue pour les premiers utilisateurs des industries de l’informatique mobile et haute performance (lire ASIC, CPU, GPU, etc.) qui développent des puces coûteuses (ou des puces pour appareils coûteux), bénéficient de toutes sortes de performances, de puissance et améliorations de la zone (PPA) et sont prêts à les payer.
Le nœud N3 d’origine semble avoir une fenêtre de processus relativement étroite, ce qui peut se traduire par un rendement inférieur aux attentes pour certaines applications. En conséquence, TSMC prépare le nœud N3E, ce qui améliore la fenêtre de processus (et donc augmente les rendements) et augmente également les performances de 18 % (à la même puissance et complexité) ainsi que réduit la puissance de 34 % (à la même vitesse et transistor nombre) par rapport à N5. Essentiellement, N3E permet des puces plus rapides et plus économes en énergie, mais au prix d’une densité de transistors légèrement inférieure. N3E entrera en production à risque dans les semaines à venir, il sera donc prêt pour HVM à la mi-2023.
| N3E contre N5 | N3 contre N5 | |
| Amélioration de la vitesse à la même puissance | +18% | +10 % ~ 15 % |
| Réduction de puissance à la même vitesse | -34% | -25% ~ -30% |
| Densité logique | 1,7x | 1,6x |
| Démarrage HVM | T2/T3 2023 | S2 2022 |
À l’avenir, TSMC introduira un N3P à performances améliorées pour les applications qui nécessitent des horloges plus élevées (par exemple, les processeurs) et des technologies de processus N3S à densité de transistor optimisée pour les puces qui bénéficient de plus de transistors (par exemple, des accélérateurs d’IA, des GPU, des ASIC, etc.). Ces nœuds devraient être disponibles en 2024. Pendant ce temps, d’ici 2025, TSMC disposera de N3X, un nœud très spécial qui prendra en charge des tensions extrêmes, des courants de commande élevés et permettra des puces ultra-hautes performances, telles que des processeurs. Il semble que N3X offrira un back-end-of-line (BEOL) amélioré pour améliorer la fourniture d’énergie, bien que nous spéculions.
Flexibilité ultime
L’une des choses qui différenciera le N3 de TSMC des autres nœuds de fonderie est la technologie FinFlex de l’entreprise. FinFlex devrait permettre aux développeurs de puces d’équilibrer les performances, la consommation d’énergie et la surface avec une granularité exceptionnelle.
Lors de la conception d’un système sur puce, les développeurs doivent aujourd’hui choisir un type de bibliothèque / transistor pour chaque bloc d’un SoC. Par exemple, ils peuvent utiliser des FinFET à double grille et à ailette unique (2-1) pour réduire la taille de la puce et la consommation d’énergie ; ils peuvent choisir des transistors à double grille et à double ailette (2-2) s’ils veulent équilibrer les performances, la surface et la puissance ; ou ils peuvent choisir des FinFET à triple grille et double ailette (3-2) pour des performances maximales, mais cela signifiera une consommation d’énergie et une taille de matrice supplémentaires. Ce n’est pas optimal pour tous les cas, donc avec N3 et FinFlex, les concepteurs de SoC pourront mélanger et assortir différents types de FinFET dans chaque bloc SoC. Cela permettra aux équipes de développement expérimentées de créer des configurations exclusives qui offriront un équilibre PPA unique pour atteindre leurs objectifs.
FinFlex ne remplace pas les nœuds personnalisés / optimisés ou même les bibliothèques spécialisées, car les nœuds et les bibliothèques incluent bien plus que différentes configurations FinFET. Mais FinFlex sera particulièrement utile pour l’optimisation de la puissance, des performances et des coûts à l’avenir. TSMC indique que FinFlex est pris en charge par ses partenaires d’automatisation de la conception électronique (EDA), il devrait donc être relativement facile de tirer parti de cette capacité. Pendant ce temps, une fois que les outils EDA compatibles avec l’IA prendront en charge FinFlex, ce dernier deviendra encore plus utile.
À vrai dire, les créateurs de processeurs de la vieille école ont ajusté leurs conceptions au niveau des transistors pour maximiser leurs performances, mais une telle méthodologie a été abandonnée il y a des années lorsque les microprocesseurs sont devenus extrêmement complexes. FinFlex étant pris en charge par les principaux programmes EDA, il devrait être plus facile pour les développeurs de puces d’utiliser des configurations FinFET uniques pour introduire des optimisations uniques et atteindre leurs objectifs de conception.
L’ajustement des configurations de transistors pour des performances plus élevées, une puissance réduite et une zone d’optimisation est une fonctionnalité que les transistors à porte tout autour (GAA) prennent en charge de par leur conception. Permettre le mélange et l’appariement de différents FinFET au sein d’un bloc pourrait accroître la compétitivité du N3 de TSMC.