Le besoin croissant de capacités informatiques plus puissantes, plus rapides et plus efficaces s’est heurté à des problèmes de matériaux et d’ingénierie de plus en plus difficiles à mesure que les tentatives d’évolution des performances se poursuivent. Tel que publié le Nature (s’ouvre dans un nouvel onglet)les ingénieurs du MIT ont développé un nouveau processus de fabrication de silicium qui fonctionne en déposant des transistors atomiquement minces (ATT) d’une épaisseur de trois atomes sur des circuits de puces déjà existants – les « développant » essentiellement en piles informatiques haute densité et hautes performances.
L’approche novatrice de l’équipe ressemble à la fabrication additive et applique une couche très uniforme de trois atomes d’épaisseur de matériaux 2D Transition Metal Dichalcogenure (TMD) sur une plaquette de silicium entièrement fabriquée de 8 pouces. Chaque nouvelle couche de TMD permet des intégrations plus denses entre la puce sous-jacente et les piles de transistors ajoutées, améliorant les performances avec une densité inégalée.
Le matériau 2D de base, le bisulfure de molybdène, est un matériau flexible et transparent qui coche toutes les bonnes cases en matière de conductivité électrique et photonique, ce qui en fait un candidat de choix pour la construction de transistors à semi-conducteurs. Il est composé d’une couche d’un atome de molybdène, pris en sandwich entre deux atomes de sulfure.
C’est tout ce qu’il faut pour fabriquer un transistor moderne : trois atomes.
C’est à ce moment-là que les avantages de la mise à l’échelle commencent vraiment à se faire sentir, comme l’indique Jiadi Zhu, étudiant diplômé en génie électrique et en informatique et co-auteur principal de l’article sur cette nouvelle technique. « L’utilisation de matériaux 2D est un moyen puissant d’augmenter la densité d’un circuit intégré. Ce que nous faisons, c’est comme construire un immeuble à plusieurs étages. Si vous n’avez qu’un seul étage, ce qui est le cas conventionnel, il n’y aura pas beaucoup de monde », a déclaré Zhu à MIT News. « Mais avec plus d’étages », a-t-il ajouté, « le bâtiment accueillera plus de personnes qui peuvent permettre de nouvelles choses incroyables. Grâce à l’intégration hétérogène sur laquelle nous travaillons, nous avons du silicium comme premier étage, puis nous pouvons avoir de nombreux étages de matériaux 2D directement intégrés au-dessus.
Certaines mises à jour cruciales font « grandir » ce nouveau processus de conception en tant que lieu possible pour la future fabrication de puces. Habituellement, la croissance ou le dépôt de couches 2D sur une plaquette CMOS nécessite des températures d’environ 600 degrés Celsius. Le problème ici est que les circuits en silicium ont tendance à tomber en panne lorsqu’ils sont soumis à des températures de 400 degrés Celsius ou plus.
Surtout, le nouveau processus de « croissance » conçu par l’équipe du MIT a été développé en tenant compte de ces contraintes. Ils ont développé un double procédé de dépôt chimique en phase vapeur qui comprend deux chambres fonctionnant à des températures différentes : le précurseur de molybdène reste dans la région à basse température des chambres (qui reste en dessous du seuil de 400 degrés Celsius, ce qui est dommageable pour les circuits électroniques), tandis que le soufre circule à travers la région à haute température (supérieure à 550 degrés Celsius), se décomposant, ce qui lui permet de réagir ultérieurement avec le molybdène dans le processus de dépôt TMD.
Une autre innovation est que, pour la première fois, il est possible de « développer » les transistors atomiquement minces en une seule couche ininterrompue sur l’ensemble de la puce ou de la plaquette de destination. Les techniques passées (et leurs limites) ont conduit à des processus qui obligeaient les chercheurs à développer les couches sur un support différent, en les transférant sur la puce elle-même plus tard dans le processus. Cela provoquait souvent des imperfections, car la couche ne se superposait pas parfaitement aux puces de silicium qui étaient leur destination. Et vous pouvez imaginer la difficulté d’aligner les structures presque minces de la puce avec les couches elles-mêmes.
Grâce aux diverses améliorations de processus réalisées par les ingénieurs du MIT, qui ont tiré parti des installations de pointe MIT.Nano, les chercheurs ont réussi à démontrer des niveaux élevés d’uniformité et de qualité des couches à l’échelle de la plaquette de 8 pouces requise pour les processus de fabrication modernes. . Le travail passe maintenant à la capacité d’affiner la technique et d’augmenter le nombre de couches de transistors empilées tout en explorant des surfaces de dépôt alternatives et flexibles qui pourraient être transformées en un microcircuit, comme des polymères, des textiles ou même du papier (pensez au traitement activé cahiers, vêtements et autres applications).