Des informations non officielles selon lesquelles le prochain processeur d’Intel au nom de code Meteor Lake devrait comporter le cache L4 circulent depuis un certain temps déjà. Maintenant, un nouveau brevet Intel trouvé par VideoCardz indique qu’Intel a préparé une tuile de cache Adamantine L4 portant le nom de code qu’il peut utiliser pour certains processeurs. Ce circuit intégré pourrait concurrencer le V-Cache 3D d’AMD dans certaines applications, mais le chiplet ne sera pas utilisé uniquement comme booster de performances.
En règle générale, les caches servent à augmenter les performances du sous-système de mémoire en fournissant rapidement aux cœurs de calcul les données nécessaires. Mais il existe également d’autres cas d’utilisation, car les grands caches peuvent stocker beaucoup de données. Le brevet suggère que le cache Adamantine (ou ADM) d’Intel peut améliorer la communication non seulement entre le CPU et la mémoire, mais aussi entre le CPU et le contrôleur de sécurité. Par exemple, le L4 peut être utilisé pour améliorer l’optimisation du démarrage et même conserver les données des caches lors de la réinitialisation pour améliorer les temps de chargement.
Les temps de chargement de Windows 10 et Windows 11 sont assez rapides sur les plates-formes d’Intel, même aujourd’hui. Mais Intel pense qu’avec de la mémoire disponible à la réinitialisation, des solutions BIOS plus rapides et plus efficaces peuvent être développées pour les appareils modernes tels que les systèmes d’infodivertissement de voiture et les robots domestiques. Les conceptions automobiles et robotiques associent étroitement la sécurité SoC aux phases du micrologiciel, garantissant ainsi la sécurité de la plate-forme. Le non-respect des recommandations empêche la plate-forme de démarrer sur le système d’exploitation, réduisant ainsi les risques d’attaque et protégeant les blocs confidentiels, ce qui est crucial pour les voitures et les robots.
Bien que le brevet lui-même ne mentionne pas Meteor Lake, les images fournies avec celui-ci démontrent clairement un processeur avec deux cœurs Redwood Cove hautes performances et huit cœurs Crestmont économes en énergie sur une tuile produite sur le processus de fabrication Intel 4, une puce graphique basée sur la Gen 12.7 d’Intel. (Xe-LPG), une dalle SoC contenant deux cœurs Crestmont supplémentaires et un chiplet d’E/S interconnecté à l’aide de la technologie Foveros 3D d’Intel. La description correspond à celle du processeur Intel Meteor Lake. Pendant ce temps, le cache Adamantine L4 peut être utilisé pour un large éventail d’applications au-delà de Meteor Lake.
Voici la description d’Adamantine par Intel :
Les architectures SoC client de nouvelle génération peuvent introduire de grands caches intégrés, ce qui permettra de nouvelles utilisations. Le temps d’accès pour le cache L4 (par exemple, « Adamantine » ou « ADM ») peut être bien inférieur au temps d’accès DRAM, qui est utilisé pour améliorer les communications du processeur hôte et du contrôleur de sécurité. Des modes de réalisation aident à protéger des innovations dans l’optimisation de démarrage. La valeur est ajoutée pour le silicium haut de gamme avec une mémoire pré-initialisée plus élevée lors de la réinitialisation, ce qui peut entraîner une augmentation des revenus. Avoir de la mémoire disponible à la réinitialisation aide également à annuler les hypothèses héritées du BIOS et à créer une solution BIOS plus rapide et efficace avec une étape de micrologiciel réduite (par exemple, étape de réinitialisation pré-CPU, étape IBBL et étape IBB) pour les cas d’utilisation d’appareils modernes comme Automotive IVI (en -infodivertissement du véhicule, par exemple, allumer la caméra de recul dans les 2 secondes), robots domestiques et industriels, etc. En conséquence, de nouveaux segments de marché peuvent être disponibles.
[0059] Des modes de réalisation permettent de coupler étroitement des recommandations de sécurité de clé SoC avec des phases obligatoires de micrologiciel (par exemple, IBBL et/ou IBB) spécialement enveloppées avec un SoC fourni au niveau du binaire d’initialisation du silicium (par exemple, FSP-M) pour garantir que la plate-forme adhère toujours au SoC recommandations. Si vous ne le faites pas en sautant FSP-M, la plate-forme ne pourra pas démarrer sur le système d’exploitation. Une telle approche réduit finalement la surface d’attaque et fournit un moyen passif de protéger les blocs fonctionnels confidentiels (par exemple, les blocs de propriété intellectuelle/IP).