S’il existe un produit technologique pour lequel la mise à l’échelle ne fonctionne pas aussi bien, c’est bien la DRAM. Il y a plusieurs raisons à cela, la plus importante étant la conception même des cellules DRAM et son lien avec la fabrication. Mais selon Lam Research, le résultat final de ces difficultés de mise à l’échelle signifie que les chercheurs dans le domaine de la DRAM pourraient ne pas être en mesure d’augmenter la densité de la DRAM d’ici cinq ans.
C’est dans ce contexte que Lam Research, une société spécialisée dans la conception de circuits semi-conducteurs, a publié une proposition sur la façon dont les futurs produits DRAM pourraient évoluer. Et cet avenir pourrait très bien être la 3D, il semble donc que les cubes mémoire ne soient pas si loin du domaine des possibles. Selon la société, il nous faudra environ cinq à huit ans pour être en mesure de concevoir un dispositif DRAM 3D pouvant être fabriqué, laissant au monde un intervalle possible de trois ans entre le moment où la mise à l’échelle de la DRAM 2D se termine et la mise à l’échelle de la DRAM 3D reprend.
En utilisant leur propriété SEMulateur3D logiciel, Lam Research a itéré sur d’éventuelles conceptions de DRAM 3D. Leur objectif était de résoudre les problèmes de mise à l’échelle et d’empilement de couches, le rétrécissement des condensateurs et des transistors, la connectivité intercellulaire et via des réseaux (tels que le TSV de TSMC). [Through Silicon Vias], ce que nous avons déjà vu dans d’autres conceptions de semi-conducteurs 3D). Enfin, l’entreprise a défini les exigences du processus permettant la fabrication de la conception proposée.
En raison de la manière dont les cellules DRAM sont conçues, il ne sera pas possible de simplement disposer les composants DRAM 2D sur le côté pour ensuite les empiler les uns sur les autres. Cela se produit parce que les cellules DRAM ont un rapport hauteur/largeur élevé (elles sont plus hautes qu’épaisses). Les poser sur le côté nécessiterait des capacités de gravure (et de remplissage) latérales qui dépassent nos capacités actuelles.
Mais lorsque vous comprenez l’architecture elle-même, vous pouvez la modifier et l’adapter tout en essayant de contourner les contraintes de conception. Cependant, c’est plus facile à dire qu’à faire, et il y a une raison pour laquelle nous n’avons pas déjà de DRAM 3D.
Les conceptions actuelles de circuits DRAM nécessitent essentiellement trois composants : une ligne de bits (une structure conductrice qui injecte du courant) ; un transistor qui reçoit la sortie de courant de la ligne de bits et sert de porte contrôlant si le courant électrique peut circuler dans (et remplir) le circuit ; et un condensateur, où le courant qui traverse la ligne de bits et le transistor est finalement stocké sous la forme d’un bit (0 ou 1).
Lam Research a utilisé quelques « astuces » de conception de puces pour parvenir à une architecture fonctionnelle. D’une part, ils ont déplacé la ligne de bits vers le côté opposé du transistor ; étant donné que la ligne de bits n’est plus entourée par le condensateur, cela signifie que davantage de transistors peuvent être connectés à la ligne de bits elle-même, améliorant ainsi la densité des puces.
Afin de maximiser les gains de densité de surface, Lam Research a également appliqué quelques techniques de fabrication de transistors de pointe. Il s’agit notamment des conceptions de feuilles de fourche Gate-All-Around (GAA), qu’Intel semble explorer pour les technologies de déclenchement de nouvelle génération. L’architecture DRAM repensée proposée par la recherche Lam peut ensuite être empilée, avec des couches après couches de la nouvelle conception de cellules DRAM les unes sur les autres dans un processus qui n’est pas sans rappeler celui de la NAND.
Mais alors que la mise à l’échelle NAND se situe actuellement autour de 232 couches, Lam Research estime que la première génération d’une conception DRAM 3D telle que la sienne n’exploiterait que jusqu’à 28 couches empilées. Avec les améliorations de l’architecture et les couches supplémentaires, Lam Research estime qu’une amélioration de la densité DRAM à deux nœuds peut être obtenue – avec d’autres améliorations étant possibles grâce à l’ajout de couches supplémentaires au gratte-ciel DRAM. Comme nous l’avons vu dans d’autres technologies de fabrication, l’utilisation d’un via array (la technologie qui sous-tend le TSV de TSMC) est ensuite utilisée pour interconnecter les couches individuelles.
Il existe cependant un problème immédiat avec la conception proposée par Lam Research : il n’existe actuellement aucun outil de fabrication capable de fabriquer de manière fiable les fonctionnalités nécessaires. La société s’empresse de souligner que la conception des DRAM elle-même est à la pointe de l’actualité ; L’amélioration et la refonte des outils et des processus sont une exigence courante. Et comme le dit l’entreprise, nous avons encore du temps avant d’atteindre le mur de mise à l’échelle de la DRAM. Espérons que les outils et l’expertise requis arriveront dans ce délai.