Kioxia et son partenaire de recherche et de fabrication Western Digital prévoient de dévoiler leurs innovations qui permettront des dispositifs de mémoire 3D NAND de plus grande capacité et de plus hautes performances lors du prochain symposium 2023 sur la technologie et les circuits VLSI. Les ingénieurs des deux sociétés cherchent à activer des dispositifs NAND 3D à 8 plans ainsi que des circuits intégrés NAND 3D avec plus de 300 lignes de mots, rapporte eeNewsEurope.
NAND 3D à huit plans : jusqu’à 205 Mo/s
Alors que les dispositifs 3D NAND augmentent le nombre de lignes de mots, réduisent les dimensions des cellules NAND et amplifient la capacité des circuits intégrés de mémoire, il devient crucial d’augmenter leurs performances de lecture/écriture. Les appareils réels comme les meilleurs SSD, ordinateurs portables et smartphones ont tendance à utiliser moins de puces pour une capacité donnée, mais les utilisateurs finaux s’attendent à ce que leurs nouveaux appareils soient plus rapides que les anciens.
L’un des moyens d’améliorer les performances d’un circuit intégré NAND 3D consiste à augmenter le nombre de plans et à améliorer son parallélisme interne. Kioxia présentera un article (C2-1) portant sur un dispositif NAND TLC 3D de 1 To à huit plans avec plus de 210 couches actives et une interface de 3,2 GT/s. Le CI ressemble étroitement au dispositif NAND TLC 3D 218 couches de Kioxia/Western Digital avec une densité de 17 Gb/mm^2 et un bus d’E/S de 3,2 GT/s introduit fin mars, mais celui-ci comporte huit plans au lieu de quatre et est censé offrir un débit de programme de 205 Mo / s ainsi qu’une latence de lecture de 40 μs. Cette dernière spécification est nettement meilleure que les 56 μs offerts par la NAND 3D à 128 couches de Kioxia.
Le nouvel article révèle que le dispositif NAND TLC 3D 1 To de Kioxia a atteint sa vitesse d’interface de 3,2 GT/s en réduisant la zone de requête de données dans la direction X à 41 %, permettant un transfert de données plus rapide entre la mémoire et l’hôte. Cependant, cette nouvelle conception peut entraîner une congestion du câblage, que Kioxia a atténuée en introduisant des décodeurs d’adresse de ligne hybrides (X-DEC). Les X-DEC aident à gérer efficacement l’augmentation de la densité de câblage, minimisant la dégradation de la latence de lecture qui pourrait résulter de la congestion.
Kioxia a également mis en œuvre une technique à une impulsion-deux stroboscopes qui permet de détecter deux cellules mémoire en une seule impulsion, réduisant le temps de détection global de 18 % et augmentant le débit du programme à 205 Mo/s. La nouvelle architecture à huit plans de l’appareil, la méthode une impulsion-deux stroboscopes et les E/S de 3,2 GT/s permettent une latence de lecture de 40 μs et un débit de programme de 205 Mo/s.
Il est probable que le dispositif NAND TLC 3D 1 To implémente déjà des décodeurs d’adresse de ligne hybrides et la technique une impulsion-deux stroboscopes pour son interface rapide, et ces technologies seront probablement largement utilisées à l’avenir. Cependant, la mise en œuvre d’une architecture à huit plans augmente la complexité à la fois du CI NAND 3D et du contrôleur de mémoire de support, entraînant des coûts de développement et de fabrication plus élevés ainsi qu’un délai de mise sur le marché plus long. De plus, si le contrôleur hôte ne peut pas gérer correctement un périphérique à huit plans, les performances réelles du CI peuvent diminuer.
>NAND 3D 300 couches
En plus d’étudier les structures de dispositifs 3D NAND IC à huit plans, Kioxia et Western Digital collaborent également pour développer des dispositifs 3D NAND avec plus de 300 couches de mots actifs, ce qui améliorerait la longueur du canal vertical et augmenterait la qualité cristalline du canal.
Pour y parvenir, les entreprises prévoient d’utiliser les techniques de cristallisation latérale induite par les métaux (MILC), comme indiqué dans l’article T7-1. En utilisant MILC, les développeurs ont pu créer des canaux de silicium (Si) monocristallins de type macaroni de 14 microns de long à l’intérieur de trous de mémoire verticaux, bien que pour un dispositif prototype à 112 couches.
Ce circuit intégré NAND 3D expérimental tirerait également parti d’une méthode de pointe de getter au nickel pour éliminer les impuretés et les défauts du matériau en silicium, améliorant ainsi les performances du réseau de cellules. En conséquence, le bruit de lecture est réduit d’au moins 40 % et la conductance du canal est décuplée, le tout sans sacrifier la fiabilité de la cellule.
> NAND 3D à 400 couches
Actuellement, des techniques telles que l’empilement de chaînes permettent la construction de NAND 3D avec des centaines de couches actives, mais elles prennent beaucoup de temps. En conséquence, les fabricants de dispositifs et les producteurs d’équipements de fabrication de tranches développent des méthodes pour augmenter le nombre de couches en gravant des canaux verticaux plus longs (plus profonds).
Tokyo Electron, un fabricant d’outils de gravure, s’apprête à présenter un article (T3-2) détaillant une méthode pour percer rapidement des canaux verticaux de plus de 10 microns (10 μm) pour des nœuds NAND 3D à 400 couches sans consommation d’énergie excessive ni utilisation de substances toxiques.
Selon Tokyo Electron, sa technologie de gravure diélectrique à rapport d’aspect élevé (HAR) utilise une étape de plaquette cryogénique et une nouvelle chimie des gaz pour créer des canaux de 10 microns de haut avec un « excellent » profil de gravure en seulement 33 minutes et avec un 84% empreinte carbone réduite.