Intel a publié neuf documents de recherche à l’IEDM 2022 qui jettent les bases de futures conceptions de puces alors que la société cherche à tenir sa promesse de développer des processeurs avec plus d’un billion de transistors d’ici 2030.
La recherche comprend de nouveaux matériaux 2D pour les transistors, une nouvelle technologie de conditionnement 3D qui réduit l’écart de performances et de puissance entre les puces et les processeurs à puce unique à une plage presque imperceptible, des transistors qui « n’oublient pas » lorsque l’alimentation est coupée et des mémoires intégrées. qui peuvent être empilés directement sur des transistors et stocker plus d’un bit par cellule, entre autres innovations.
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Le groupe de recherche sur les composants (CR) d’Intel jette les bases des futures technologies de l’entreprise, mais toutes ces initiatives n’aboutiront pas à des produits qui seront commercialisés. Ceux qui arrivent sur le marché arrivent généralement dans cinq à dix ans.
Le groupe a un palmarès incroyable d’innovations déjà mises sur le marché, comme le FinFET, qui a révolutionné la conception des transistors pour l’ensemble de l’industrie, le silicium contraint, la grille métallique Hi-K et bien d’autres. Intel a déjà plusieurs autres technologies sur sa feuille de route, notamment les transistors RibbonFET Gate All Around (GAA), PowerVia back-side power delivery, EMIB et Foveros Direct, qui sont tous issus de ce groupe de recherche.
Le groupe a soumis neuf documents de recherche lors de la 68e réunion annuelle de l’IEEE sur les dispositifs électroniques internationaux de cette année, et ci-dessous, nous en aborderons quelques-uns un peu plus en détail. Cependant, Intel n’a pas encore présenté les articles lors de la conférence, il s’agit donc d’une large couverture des sujets.
Le rythme d’augmentation de la densité des transistors se poursuit à peu près conformément à la loi de Moore, mais l’économie des puces d’aujourd’hui ne s’améliore pas au même rythme – le prix par transistor augmente à mesure que nous nous dirigeons vers des nœuds plus denses. De plus, une mauvaise mise à l’échelle de certains éléments de la puce, comme l’analogique et les caches, complique encore les choses. En tant que tel, l’industrie se tourne en masse vers des conceptions basées sur des puces pour des puces hautes performances.
L’objectif primordial de toute conception basée sur des puces est de préserver les meilleurs attributs de la consommation d’énergie et des performances (latence, bande passante) des voies de données à l’intérieur d’un processeur monolithique à puce unique tout en exploitant les avantages économiques de l’utilisation d’une approche basée sur des puces. , comme un rendement accru de matrices plus petites fabriquées sur un processus de pointe et la possibilité d’utiliser des nœuds plus anciens et moins chers pour certaines des autres fonctions qui voient des améliorations de densité moindres.
En tant que tel, le champ de bataille pour la suprématie des semi-conducteurs passe de la vitesse des transistors aux performances des interconnexions, avec de nouvelles technologies telles que les interposeurs de silicium (EMIB) et les techniques de liaison hybrides qui viennent au premier plan pour améliorer l’économie.
Cependant, ces approches entraînent toujours des compromis inévitables en termes de performances, de puissance et de coûts, que la nouvelle technologie de packaging 3D «Quasi-Monolithic Chips» (QMC) d’Intel cherche à résoudre. Comme son nom l’indique, le QMC d’Intel vise à offrir à peu près les mêmes caractéristiques que les interconnexions intégrées dans une seule matrice.
QMC est une nouvelle technique de liaison hybride qui présente des pas inférieurs à 3 microns et entraîne une augmentation de 10 fois de l’efficacité énergétique et de la densité des performances par rapport à la recherche qu’Intel a soumise à l’IEDM de l’année dernière. Cet article précédent couvrait une approche avec des pas de 10 microns, ce qui était déjà une amélioration de 10X. En tant que tel, Intel a trouvé une voie vers une amélioration de 100X en quelques années seulement, ce qui montre que les travaux de l’entreprise en matière de liaison hybride s’accélèrent rapidement. QMC permet également à plusieurs chiplets d’être empilés verticalement les uns sur les autres, comme le montre le graphique ci-dessus.
Cet article décrit des densités d’interconnexion incroyables de centaines de milliers de connexions par millimètre carré et une consommation d’énergie (mesurée en picojoules par bit – Pj/b) qui rivalise avec ce que nous voyons dans les processeurs monolithiques. En outre, le nouveau document décrit plusieurs nouveaux matériaux et procédés qui seraient utilisés pour fabriquer de tels dispositifs, ouvrant la voie à des dispositifs du monde réel.
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La feuille de route du processus d’Intel plonge déjà sous l’échelle du nanomètre jusqu’à l’échelle d’Angstrom, et même si les conventions de dénomination des nœuds ont depuis longtemps perdu leur relation avec les mesures physiques réelles des transistors, il est clair qu’une nouvelle approche radicale sera nécessaire pour une mise à l’échelle continue. La majeure partie de l’industrie parie sur un passage aux canaux atomiques 2D à l’avenir, mais comme pour toutes les nouvelles technologies, il y aura de nombreuses étapes vers un changement aussi radical.
Les matériaux des puces d’aujourd’hui, comme le silicium, sont composés de cristaux tridimensionnels, ce qui signifie que les atomes sont liés dans les trois dimensions, présentant ainsi une limite fondamentale au rétrécissement. En revanche, les matériaux 2D sont attrayants car tous les atomes sont liés dans un même plan, ce qui permet de construire des éléments avec aussi peu que trois atomes d’épaisseur.
Entrez dans les recherches d’Intel sur les matériaux 2D qu’il pourrait utiliser pour les transistors GAA 3D. Pour rappel, les conceptions actuelles de GAA consistent en des nanofeuilles de silicium horizontales empilées, chaque nanofeuille étant entièrement entourée d’une grille. Cette technique « gate-all-around » (GAA) réduit les fuites de tension qui empêchent la mise hors tension des transistors. Cela devient de plus en plus un problème à mesure que les transistors rétrécissent – même lorsque la grille entoure le canal sur trois côtés, comme nous le voyons avec les transistors FinFET.
Intel marque sa conception GAA sous le nom de RibbonFET, dont l’arrivée est actuellement prévue au premier semestre 2024. Cependant, aller au-delà du RibbonFET nécessitera de nouvelles innovations, et cette recherche 2D correspond à une voie potentielle.
L’article d’Intel décrit une structure de nanofeuilles empilées Gate All Around (GAA) avec des matériaux de canal (nanofeuilles/nanoribons) qui mesurent à peine trois atomes d’épaisseur et peuvent fonctionner à température ambiante avec un faible courant de fuite.
La faible épaisseur des matériaux des canaux 2D fait de l’établissement d’une connexion électrique à un nanoruban une tâche ardue. Intel a donc également modélisé des topologies de contact électrique pour les matériaux 2D. Il s’agit d’une étape clé pour comprendre les propriétés des matériaux 2D et leur fonctionnement, permettant ainsi à l’entreprise de modéliser avec précision de nouvelles avancées.
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La mémoire sous toutes ses formes fait partie intégrante de l’informatique, mais elle consomme également une grande partie du budget énergétique au niveau de la puce et du système tout en étant un facteur limitant pour les performances.
Intel a également mené la première démonstration fonctionnelle au monde d’une mémoire ferroélectrique empilée en 3D. L’aspect le plus impressionnant de cette technologie est que les condensateurs de tranchées ferroélectriques peuvent être empilés verticalement sur la matrice logique au-dessus des transistors. Cela permet de superposer la mémoire au-dessus des éléments logiques au lieu d’être dans sa propre région distincte, comme nous le voyons avec d’autres types de mémoire embarquée, comme la SRAM utilisée pour les caches L1 et L2.
La mémoire ferroélectrique permet également une capacité similaire à ce que nous voyons avec le flash NAND – la capacité de stocker plusieurs bits de données dans une structure qui ne stocke généralement qu’un seul bit. Dans ce cas, Intel a démontré la capacité de stocker quatre bits par tranchée.
Naturellement, cette approche augmenterait à la fois la bande passante et la densité de la mémoire tout en réduisant la latence, produisant des caches sur puce beaucoup plus grands et beaucoup plus rapides.
Dans la même veine que la modélisation des contacts électriques pour les structures 2D, Intel a également partagé ses efforts de modélisation des phases mixtes et des défauts pour les dispositifs ferroélectriques à hafnia, ce qui, à son tour, fera avancer les propres processus de recherche et développement de l’entreprise.
Intel recherche également des transistors qui « n’oublient pas », ce qui signifie qu’ils ne perdent pas leurs données (état marche/arrêt) lorsqu’ils perdent de l’alimentation. Cela s’apparente à n’importe quel stockage non volatil, comme NAND, qui peut conserver son état lorsque l’alimentation est coupée, mais il se présente sous la forme d’un transistor logique. Intel affirme avoir franchi deux des trois obstacles à l’utilisation de cette technologie à température ambiante. Nous attendons particulièrement cette présentation avec impatience.
Les autres articles d’Intel lors de l’événement décrivent d’autres domaines de recherche, comme les tranches de GaN sur silicium qui peuvent activer les technologies futures au-delà de la 5G, et de meilleures façons de stocker les informations quantiques pour créer de meilleurs qubits pour l’informatique quantique.
Cela fait 75 ans que le transistor a changé le cours de l’histoire, et le Dr Ann Kelleher d’Intel, vice-présidente et directrice générale du développement technologique, prononcera également un discours spécial à l’IEDM lundi. La présentation « Célébrons les 75 ans du transistor ! Un regard sur l’évolution de l’innovation de la loi de Moore » aura lieu à 9h45 PT le lundi 5 décembre. Nous ferons un suivi avec la couverture de cette présentation bientôt.