Lors de l’ITF World 2023 à Anvers, en Belgique, Ann Kelleher, directrice générale du développement technologique d’Intel, a présenté un aperçu des derniers développements d’Intel dans plusieurs domaines clés, et l’une des révélations les plus intéressantes était qu’Intel adopterait les transistors CFET empilés à l’avenir. C’est la première fois qu’Intel montre ce nouveau type de transistor dans ses présentations, mais Kelleher n’a pas fourni de date ni de calendrier ferme pour la production.
Ici, nous pouvons voir une version agrandie de la diapositive avec un anneau ajouté autour du nouveau type de transistor. Les deux premiers types de transistors au bas de la diapositive sont des variantes plus anciennes, tandis que l’entrée « 2024 » représente les nouveaux transistors RibbonFET d’Intel que nous avons largement couverts dans le passé. La conception de première génération d’Intel avec le nœud de processus « Intel 20A » comprend quatre nanofeuilles empilées, chacune entièrement entourée d’une porte. Kelleher dit que cette conception reste sur la bonne voie pour ses débuts en 2024. RibbonFET utilise une conception de porte tout autour (GAA), qui confère à la fois une densité de transistor et des améliorations de performances comme une commutation de transistor plus rapide tout en utilisant le même courant d’entraînement que plusieurs ailettes, mais dans un zone plus petite.
La diapositive de Kelleher montre également la prochaine génération de la conception GAA d’Intel – le CFET empilé. La conception du transistor FET complémentaire (CFET) figure sur les feuilles de route d’imec depuis un certain temps, mais nous ne l’avons pas encore vue sur une diapositive Intel ou entendu la société déclarer qu’elle prévoyait d’adopter cette conception. Pour rappel, l’institut de recherche imec étudie les technologies d’avenir et collabore avec l’industrie pour les faire fructifier.
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Naturellement, il existe une certaine variation entre le rendu stylisé d’Intel et le rendu imec CFET que nous avons inclus dans la première image de l’album ci-dessus, mais l’image d’Intel transmet bien le point – cette conception permet à l’entreprise d’empiler huit nanofeuilles, soit le double du quatre utilisés avec RibbonFET, augmentant ainsi la densité des transistors. Nous avons également des images des trois autres types de transistors Intel dans l’album ci-dessus – Planar FET, FinFET et RibbonFET.
Les transistors CFET, sur lesquels vous pouvez en savoir plus ici, empilent les dispositifs n- et pMOS les uns sur les autres pour permettre une densité plus élevée. Deux types de CFET sont actuellement à l’étude : monolithique et séquentiel. Les quatre appareils sur le côté droit de l’image ci-dessus détaillent diverses conceptions CFET proposées. Pour l’instant, on ne sait pas quel type de conception Intel adopterait, ou s’il concevrait un autre type d’implémentation. Étant donné que l’imec n’a pas de CFET sur sa feuille de route jusqu’à ce que les puces se réduisent à 5 angströms dans la période 2032, il pourrait s’écouler un certain temps avant que nous le sachions.
Cela dit, il n’est pas garanti qu’Intel ciblera le CFET dans ce laps de temps : il est intéressant de noter que la diapositive d’Intel montre son transistor à nanofeuille GAA de nouvelle génération (RibbonFET), puis passe directement au CFET, en omettant les transistors à feuille de fourche GAA qui, selon la plupart, seront le étape entre nanosheet et CFET. Vous pouvez également voir ce type de transistor dans la diapositive ci-dessus – c’est le deuxième à partir de la gauche.
Étant donné que l’image d’Intel n’est pas très détaillée, il est possible que la société envisage également d’utiliser des transistors à fourche avant de passer au CFET, mais elle n’a pas encore choisi de partager les détails. Nous suivons Intel pour voir si nous pouvons apprendre plus de détails.
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Voici le reste des diapositives de la présentation de Kelleher pour votre lecture. Kelleher a couvert un large éventail de sujets, y compris la baisse du coût payé par transistor au fil du temps, l’augmentation de la fiabilité des transistors au fil du temps, le processus de conditionnement de plus en plus complexe et l’importance d’un passage à la méthodologie de co-optimisation de la technologie système. pour les efforts de conception d’Intel.
La présentation de Kelleher a eu lieu lors de la conférence mondiale ITF de l’imec, et elle a ouvert son discours en évoquant sa propre histoire avec l’imec – elle a d’abord travaillé pour l’imec en tant qu’étudiante il y a près de trente ans, passant finalement deux ans avec le géant de la recherche. Intel entretient également une longue relation avec imec au cours des 30 dernières années, et ce travail se poursuit aujourd’hui.
Vous ne connaissez peut-être pas le Centre interuniversitaire de microélectronique (imec), mais il se classe parmi les entreprises les plus importantes au monde. Considérez imec comme une Suisse de silicium, en quelque sorte. Imec sert de pierre angulaire tranquille de l’industrie, réunissant des rivaux féroces comme AMD, Intel, Nvidia, TSMC et Samsung avec des fabricants d’outils de puces tels que ASML et Applied Materials, sans parler des sociétés de conception de logiciels de semi-conducteurs critiques (EDA) comme Cadence et Synopsys, entre autres, dans un environnement non concurrentiel. Cette collaboration permet aux entreprises de travailler ensemble pour définir la feuille de route de la prochaine génération d’outils et de logiciels qu’elles utiliseront pour concevoir et fabriquer les puces qui alimentent le monde.