Intel a détaillé lundi sa mise en œuvre d’un réseau de distribution d’alimentation arrière (BS PDN) qui fera partie de ses processus de fabrication Intel 18A et 20A (18/20 angströms, classe 1,8/2,0 nm). En outre, la société a également révélé plus d’informations sur les avantages de cette technologie pour son nœud interne Intel 4 + PowerVia conçu spécifiquement pour le meilleur BS PDN.
Alimentation par l’arrière
Les technologies de fabrication 18A et 20A d’Intel introduiront deux innovations clés : les transistors à effet de champ à grille RibbonFET (GAAFET) et le réseau d’alimentation arrière PowerVia. Les avantages des transistors GAA ont été discutés précédemment et sortent du cadre de l’annonce d’aujourd’hui. Nous nous concentrerons plutôt sur la fourniture d’énergie par l’arrière.
Le rail d’alimentation arrière vise à séparer le câblage d’alimentation et d’E/S, en déplaçant les lignes électriques vers l’arrière de la plaquette. Cette méthode s’attaque à des problèmes tels que l’augmentation des résistances via le back-end-of-line (BEOL), améliorant ainsi les performances des transistors et réduisant leur consommation d’énergie. Il élimine également toute interférence possible entre les câbles de données et d’alimentation et augmente la densité des transistors logiques.
Au fil du temps, le BD PDN deviendra une fonctionnalité de puce standard, mais pour l’instant, Intel le considère comme une innovation révolutionnaire majeure semblable au silicium contraint à 90 nm en 2003, à la grille métallique à haute teneur en k à base d’hafnium à 45 nm en 2007 et au FinFET à 22 nm en 2012. .
Intel affirme que lorsqu’il est implémenté dans une puce de test sur un nœud de processus interne, son PDN arrière lui a permis d’augmenter la vitesse d’horloge de plus de 6 %, de réduire la chute de tension IR de 30 % et d’augmenter l’utilisation des cellules sur de vastes zones de sa puce E-core. à plus de 90 %. Malgré les avantages, la mise en œuvre et la construction d’une alimentation électrique par l’arrière constituent un défi pour plusieurs raisons.
Construire le PDN arrière de PowerVia
La construction d’un PDN arrière est très différente de la fourniture d’alimentation traditionnelle par le front. La production même des puces les plus avancées est assez simple de nos jours. La fabrication de chaque plaquette commence à partir de la couche de transistor M0 la plus complexe avec des pas aussi petits que 30 nm (pour le nœud Intel 4) en utilisant les outils de fabrication les plus sophistiqués comme les scanners EUV. Ensuite, les fabricants de puces construisent des couches de transistors moins complexes au-dessus de la première, en augmentant progressivement les tailles car ils doivent connecter toutes les couches et alimenter tous les transistors.
Les câbles physiques réels pour les E / S et l’alimentation semblent gigantesques par rapport aux couches de transistors, et il devient de plus en plus difficile et coûteux de les acheminer correctement à chaque nouvelle génération.
Le traitement d’une plaquette avec des puces dotées du PDN PowerVia BS d’Intel implique de produire toutes les couches logiques complexes ainsi que les fils de signal, puis de retourner la plaquette et de construire le réseau d’alimentation « au-dessus » de la logique. Sur le papier, un tel ‘flip’ n’a pas l’air bien grave. Cependant, cela ajoute un certain nombre d’étapes de processus, y compris l’élimination du silicium « excédentaire » de la plaquette pour construire le PDN au-dessus des transistors logiques, le nettoyage CMP, la métrologie, la lithographie et la gravure, pour n’en nommer que quelques-unes.
Une telle boucle de processus peut ne pas nécessiter les outils les plus avancés de l’usine, mais cela coûte toujours de l’argent. En effet, une diapositive d’Intel indique que la technologie de processus Intel 4 utilise 15 couches métalliques et une couche de redistribution (RDL), alors qu’Intel 4 + PowerVia utilise 14 couches de face avant, quatre couches de face arrière et une RDL, ce qui augmente le nombre total de couches. à 18 + RDL.
« Les transistors sont construits en premier, comme avant, avec les couches d’interconnexion ajoutées ensuite », a déclaré Ben Sell, vice-président du développement technologique chez Intel. « Maintenant, la partie amusante : retournez la plaquette et polissez tout pour exposer la couche inférieure à laquelle les fils […] pour l’alimentation sera connecté. Nous appelons cela la technologie du silicium, mais la quantité de silicium qui reste sur ces plaquettes est vraiment infime. »
Il y a plusieurs facteurs à considérer avec un PDN arrière. Tout d’abord, cela modifie radicalement le processus de fabrication, Intel a donc dû trouver un moyen d’assurer des rendements élevés malgré des changements radicaux. Deuxièmement, Intel devait s’assurer que le PDN arrière est aussi fiable que son PDN actuel et qu’il fonctionne comme prévu. Troisièmement, comme les fils d’E/S et d’alimentation sont désormais situés des deux côtés des transistors, il sera plus difficile de refroidir les puces à l’avenir. Quatrièmement, il devient beaucoup plus difficile de déboguer les puces, car Intel doit désormais supprimer les interconnexions d’alimentation arrière pour accéder aux couches de transistors.
Le processus PowerVia d’Intel présente également une autre particularité. Parce qu’Intel enlève l’excès de silicium de l’arrière de la plaquette, il pense qu’il perd de sa rigidité, c’est pourquoi il lie une plaquette de support sur le côté signal de la plaquette pour maintenir la construction ensemble. Cette plaquette de support finit également par être amincie, mais son ajout est également une étape de processus compliquée (et probablement nécessaire).
Une autre chose à propos du PDN arrière PowerVia d’Intel est qu’il n’utilise pas de rails d’alimentation enterrés avec BS PDN, mais s’appuiera plutôt sur des vias de silicium à l’échelle nanométrique (TSV) pour fournir de l’énergie directement à la couche de transistor. C’est évidemment la raison pour laquelle l’entreprise appelle sa technologie PowerVia.
Test du réseau de distribution d’alimentation arrière
Maintenant qu’Intel n’est plus le leader incontesté du marché des puces avec les meilleures technologies de processus, l’entreprise ne pouvait pas risquer un point de défaillance potentiel dans l’un de ses nœuds de nouvelle génération. Ainsi, il a découplé le développement des transistors RibbonFET GAA et PowerVia BS PDN pour faciliter un peu le processus de développement en travaillant sur des RibbonFET avec un PDN régulier, puis en déboguant PowerVia avec des FinFET éprouvés.
Pour tester son réseau d’alimentation arrière PowerVia, Intel a mis au point un processus de fabrication spécial basé sur son nœud Intel 4 qui utilise des transistors FinFET éprouvés, mais il est livré avec un rail d’alimentation arrière au lieu d’un rail d’alimentation traditionnel. Ce processus s’appelle naturellement Intel 4 + PowerVia et il est utilisé pour une puce de test nommée Blue Sky Creek.
La puce de test Blue Sky Creek d’Intel utilise deux puces, chacune dotée de quatre cœurs économes en énergie basés sur la microarchitecture Crestmont. Ceux-ci sont conçus pour fonctionner à 3 GHz à 1,1 Volts. Le véhicule d’essai a été conçu dans un seul but : explorer les avantages du PDN PowerVia BS et éliminer les risques liés aux futures technologies de processus 20 A/18 A en testant tous les éléments associés au nouveau réseau d’alimentation électrique, y compris les rendements, la fiabilité du PDN et la puce, le refroidissement et le débogage.
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En ce qui concerne les rendements, Intel affirme que la densité de défauts de la puce de test implémentée sur Intel 4 et sur Intel 4 + PowerVia est presque la même. Les objectifs de fiabilité et de caractéristiques des transistors ont également répondu aux attentes requises pour la production. De plus, les thermiques du véhicule d’essai étaient conformes aux attentes. Pendant ce temps, Intel admet que le refroidissement sera un défi avec le PDN arrière, il a donc développé de nouveaux schémas d’atténuation thermique pour refroidir les puces de nouvelle génération.
« Normalement, vous utilisez également le côté silicium pour la dissipation de la chaleur », a expliqué Sell. « Donc, maintenant vous avez pris en sandwich vos transistors et la question est : ‘Avons-nous un problème thermique ? Avons-nous beaucoup de chauffage local ?’ À ce stade, vous pouvez probablement deviner la réponse : non. »
Le débogage était sans doute l’une des parties les plus compliquées, mais heureusement, les ingénieurs de validation d’Intel ont trouvé un moyen de surmonter les difficultés.
« Il y avait beaucoup d’inquiétudes et d’hésitations et c’était probablement la chose la plus difficile à comprendre – comment faire le débogage sur cette nouvelle alimentation électrique arrière », a déclaré Sell. « Pour rendre les choses encore plus difficiles, l’équipe de conception de la puce de test a intentionnellement ajouté des erreurs » easter egg « à la puce, à l’insu de l’équipe de validation. La bonne nouvelle ? Ils ont trouvé les bogues. Nous avons fait d’énormes progrès au cours des deux dernières années. des années à développer ces capacités de débogage et à les prouver sur Blue Sky Creek. »
Le PDN PowerVia BS d’Intel arrive en 2024
Les premières technologies de processus d’Intel accessibles au public à utiliser son réseau d’alimentation arrière PowerVia seront ses nœuds 20A et 18A qui seront prêts pour la production au 2H 2023 et au 1H 2024, respectivement. Le premier processeur client d’Intel à être fabriqué sur le processus de fabrication 20A est Arrow Lake, qui devrait être lancé vers la mi-2024 ou avant.
Les technologies de fabrication 18A et 20A d’Intel sont développées à la fois pour les propres produits de l’entreprise et pour les clients d’Intel Foundry Services. PowerVia promet donc d’être un avantage à la fois pour Intel et ses clients IFS. Seul le temps nous dira si PowerVia BS PDN sera ou non un avantage tangible, mais il convient de noter qu’Intel est la première entreprise prête à fabriquer des puces avec alimentation par l’arrière, car TSMC ne devrait offrir une technologie similaire que dans fin 2026 à début 2027.