Intel a révélé plus de nouveaux détails sur la conception de la puce 3D Foveros qu’il utilisera pour ses puces Meteor Lake, Arrow Lake et Lunar Lake aujourd’hui en tant que teaser de la présentation de la société à Hot Chips 34, une conférence de l’industrie des semi-conducteurs qui voit les titans du partage de technologie les détails architecturaux de leurs nouveaux processeurs. Le PDG d’Intel, Pat Gelsinger, animera l’événement, et la société propose également quatre présentations techniques, y compris les processeurs grand public « Lake » dont nous parlerons ici et les GPU Ponte Vecchio, les FPGA et les processeurs Xeon D.
Tout d’abord, il y a eu des rumeurs récentes selon lesquelles Intel Meteor Lake serait en retard sur le marché en raison du passage d’Intel du nœud TSMC 3 nm au nœud 5 nm pour sa tuile/puce GPU. Bien qu’Intel ne partage toujours pas d’informations sur le nœud spécifique qu’il utilisera pour le GPU, les représentants de l’entreprise affirment que le nœud prévu pour la tuile GPU n’a pas changé et que le processeur est sur la bonne voie pour une sortie à temps en 2023.
La première image de l’album ci-dessus est un nouveau schéma partagé par Intel de ses processeurs Meteor Lake. Nous avons également ajouté les diapositives suivantes de notre couverture des nœuds de processus Intel 4. La nouvelle image a quelques nouveaux détails – Intel dit que ce schéma est celui d’un processeur mobile qui sera livré sur le marché avec six cœurs de performance et deux grappes de cœurs d’efficacité. Intel n’a pas confirmé, mais on pense qu’ils présentent respectivement les architectures Redwood Cove et Crestmont. Les puces Meteor Lake et Arrow Lake évolueront pour répondre aux besoins du marché des PC mobiles et de bureau, tandis que Lunar Lake desservira le marché mobile 15W et moins.
Les avancées en matière de conditionnement et d’interconnexion changent rapidement le visage des processeurs modernes. Les deux sont maintenant tout aussi importants – et sans doute plus importants à certains égards – que la technologie sous-jacente des nœuds de processus.
Aujourd’hui, de nombreuses divulgations d’Intel sont centrées sur sa technologie d’emballage 3D Foveros qu’elle utilisera comme base pour ses processeurs Meteor Lake, Arrow Lake et Lunar Lake pour le marché grand public. Cette technologie permet à Intel d’empiler des puces verticalement sur une matrice de base unificatrice avec une interconnexion Foveros. Intel utilise également Foveros pour ses GPU Ponte Vecchio et Rialto Bridge et les FPGA Agilex, il s’agit donc d’une technologie fondamentale pour plusieurs des produits de nouvelle génération de l’entreprise.
Intel a d’abord lancé 3D Foveros sur le marché dans ses processeurs Lakefield à faible volume, mais le Meteor Lake à quatre tuiles et près de 50 tuiles Ponte Vecchio sont la première production de puces à haut volume de la société avec cette technologie. Après Arrow Lake, Intel passera à la nouvelle interconnexion UCIe, puisant ainsi dans l’écosystème en formation de chiplets qui utilisent une interface standardisée.
Intel a révélé qu’il placerait les quatre puces Meteor Lake (appelées « tuiles » dans le langage Intel) au-dessus d’un interposeur/tuile de base Foveros passif via des connexions TSV, ce qui signifie que l’interposeur n’a aucune logique. La tuile de base ici est différente de celle trouvée à Lakefield, qui servait en quelque sorte de SoC. La technologie 3D Foveros prend également en charge les interposeurs actifs. Intel affirme fabriquer l’interposeur Foveros avec son processus 22FFL à faible coût et à faible consommation d’énergie (le même que Lakefield). Intel propose également une nouvelle variante « Intel 16 » de ce nœud pour ses services de fonderie, mais la version qu’Intel utilisera pour ses puces alimentées par Foveros n’est pas claire.
Intel montera la tuile de calcul, qui utilise le processus Intel 4 (plus ici), la tuile d’E/S, la tuile SoC et la tuile graphique (tGPU) au-dessus de cet interposeur. Ces unités sont conçues par Intel et présentent des architectures Intel, mais la fonderie externe TSMC fabriquera les dalles d’E/S, de SoC et de GPU. Cela signifie qu’Intel ne fabriquera que les tuiles CPU et Foveros.
Foveros utilise un pas de bosse de 36 microns (une mesure critique de la densité d’interconnexion), mais Intel a une feuille de route qui comprend des pas de 25 et 18 microns avec de futures conceptions. À l’avenir, Intel affirme qu’il pourrait même théoriquement utiliser des interconnexions de liaison hybrides (HBI) pour atteindre des pas de bosse de 1 micron.
Le coût a été l’une des principales préoccupations des emballages 3D exotiques, et Foveros sera la première incursion d’Intel dans la fabrication à grand volume avec sa technologie d’emballage de pointe. Cependant, Intel affirme que les puces produites avec un emballage 3D Foveros seront extrêmement compétitives par rapport aux conceptions de puces monolithiques standard (à puce unique) – et peut-être même moins chères.
Intel a conçu la matrice Foveros pour qu’elle soit aussi peu coûteuse que possible – c’est la matrice la moins chère du package Meteor Lake par ordre de grandeur – tout en respectant les objectifs électriques et de performances de l’entreprise. Intel ne partage pas encore les vitesses et les flux pour la tuile d’interconnexion/base Foveros, mais indique que les interfaces peuvent fonctionner à « plusieurs GHz » dans la configuration passive (cette déclaration implique également fortement qu’Intel a déjà des versions actives de l’interposeur en développement) . En tant que tel, Foveros n’encourt aucune contrainte de bande passante ou de latence nécessitant des compromis de conception. Intel s’attend également à ce que la conception évolue bien en termes de performances et de coût, ce qui signifie qu’elle peut créer des conceptions optimisées en termes de valeur ou des variantes axées sur les performances pour d’autres segments.
Cependant, nous voyons les économies réelles lorsque nous effectuons un zoom arrière sur une vue d’ensemble. Les nœuds de pointe deviennent exponentiellement plus chers par transistor à mesure que l’industrie progresse vers des nœuds plus petits, en particulier avec des conceptions monolithiques, en raison de problèmes de rendement. De plus, la conception de nouveaux blocs IP, comme les interfaces d’E/S, pour des nœuds plus petits ne rapporte pas autant l’investissement. Par conséquent, la réutilisation de tuiles/chiplets non critiques sur des nœuds hérités « assez bons » permet d’économiser du temps, des coûts et des ressources de développement, sans parler de la simplification du processus de test.
Pour une puce monolithique, Intel doit tester en série les différents éléments de la puce, comme la mémoire ou les interfaces PCIe. En revanche, Intel peut tester les chiplets simultanément pour gagner du temps. Foveros offre également des avantages dans la conception de puces pour certaines gammes de TDP, car les différentes puces peuvent être adaptées aux besoins de la conception.
Si vous pensez que la plupart de ces points vous semblent très familiers, vous avez raison – ce sont les mêmes facteurs qui ont propulsé AMD sur la voie des puces en 2017, et avec grand effet. AMD n’a pas été le premier à utiliser une conception basée sur des puces, mais il a été le premier à concevoir une puce moderne produite en série en utilisant la philosophie de conception, donc Intel est un peu en retard sur la technologie. Cependant, l’incursion initiale d’Intel dans la technologie d’emballage 3D est beaucoup plus complexe que les conceptions organiques basées sur l’interposeur d’AMD, qui auront à la fois des avantages et des inconvénients. La preuve sera dans le silicium final, qui, selon Intel, est sur la bonne voie pour un lancement en 2023.
Voici l’aperçu des sujets qu’Intel couvrira cette semaine à Hot Chips 34. Nous aurons une couverture plus approfondie au fur et à mesure des présentations, vous pouvez donc vous attendre à une mise à jour de cet article bientôt. Restez à l’écoute.