Intel a annoncé aujourd’hui sa famille Agilex 7 M-Series de produits Field-Programmable Gate Array (FPGA), doublant son nœud de fabrication SuperFin 10 nm revitalisé. Citant la demande croissante du marché pour les solutions FPGA en tant que coprocesseurs pour la mise en réseau, les centres de données, le calcul haute performance (HPC) le cloud computing et d’autres applications, Intel promet une flexibilité accrue (principalement en raison de la nature intrinsèquement programmable du FPGA) et des capacités d’évolutivité plus élevées que jamais. Les FPGA Agilex 7 d’Intel introduisent un nouveau chiplet dans le cadre de leur architecture multi-die hétérogène, le R-Tile, qui est chargé de fournir les dernières technologies de connectivité – à savoir la prise en charge PCIe 5.0 et CXL – dans des blocs IP codés en dur et accélérés par le matériel .
Le nouveau chiplet hétérogène R-Tile est la star du spectacle pour Intel, lui permettant de revendiquer le titre de la seule famille de FPGA qui porte la certification pour le débit de données PCI-SIG 5.0 x16 complet. Xilinx, qui est maintenant intégré à AMD, serait un exemple d’un autre développeur FPGA de pointe, donc il y a le sentiment d’une course gagnée pour Intel ici.
Fait intéressant, Intel semble doubler sur une séparation entre les produits FPGA et CPU. C’est peut-être le résultat de ses incursions antérieures dans l’intégration, dont il ne reste que des histoires de fantômes de silicium. AMD semble être beaucoup plus confiant qu’il a résolu le cas : la société cherche apparemment à intégrer des capacités FPGA dans les processeurs EPYC de la société dès cette année. Maintenant, cela ne cimente pas un départ entre les deux sociétés – AMD pourrait également envisager une intégration de type puce, que ce soit verticalement via un empilement 3D ou en incorporant une adresse IP spécifique FGPA séparée dans une puce séparée.
L’idée générale des FPGA est leur flexibilité inhérente, qui permet aux développeurs d’itérer rapidement sur la disposition des circuits et les blocs de traitement pour adapter le FPGA aux charges de travail spécifiques à portée de main. En tant que matériel plus spécialisé, les FPGA peuvent être utilisés pour accélérer les charges de travail qui ne dépendent pas du processeur, libérant ainsi de précieuses ressources de processeur pour leurs tâches spécifiques (telles que la rotation des machines virtuelles dans une installation basée sur le cloud) au lieu d’exploiter leur faible puissance. l’efficacité (le coût de leurs capacités de traitement généralisées).
Le R-Tile d’Intel apporte essentiellement les blocs IP à accélération matérielle responsables de la gestion des protocoles PCIe 5.0 et CXL 1.1/2.0 dans sa famille de FPGA Agilex 7. Cela devrait entraîner des améliorations significatives de l’efficacité énergétique et du débit de données, qui sont des éléments importants pour réduire le coût total de possession (TCO) des installations hautes performances. Mais avec ces choix, il y a toujours des compromis : Intel ajoute encore un autre bloc matériel à fonction fixe sur un produit dont l’intérêt réside dans le fait qu’il soit programmable. Programmable La zone de matrice est le mantra de l’acheteur de FPGA, après tout.
Il convient également de mentionner qu’en tant que produit, R-Tile dit spécifiquement « Je suis ici pour réduire la charge de vos processeurs tout en offrant des performances accrues ». Mais une autre réponse à ce besoin ne consiste pas à déplacer les fonctions du processeur vers un FPGA ; il s’agit simplement d’augmenter le nombre de ressources CPU disponibles. Et cela pourrait être fait avec plus de processeurs (ce qui pourrait avoir du sens pour certains installateurs) ou des cœurs de processeur supplémentaires. La série Agilex 7 M d’Intel est spécifiquement commercialisée pour les Xeons évolutifs de 4e génération d’Intel, après tout, et ce ne sont en aucun cas les rois du nombre de cœurs.
Le pari d’Intel est que les questions ci-dessus ont une réponse, et qu’il connaît la réponse : c’est pourquoi il a introduit Agilex 7. La réponse d’Intel est que les consommateurs veulent supprimer la surcharge du processeur en le déplaçant sur un boîtier FPGA. Ils veulent la meilleure performance/watt possible (l’un des facteurs qui contribuent le plus au coût TCO élevé), ils déplaceront donc les choses là où elles sont les plus rapides. Heureusement, cette décision profite à Intel par d’autres moyens. Pour l’entreprise, c’est une question d’efficacité et donc de coût.
C’est là que le pont d’interconnexion multi-puces intégré (EMIB) d’Intel brille vraiment. En tant que « colle » proverbiale retenant ensemble les blocs de traitement disparates, EMIB permet à Intel de séparer davantage les blocs IP au niveau de la fabrication, augmentant ainsi l’efficacité des puces et réduisant l’équation globale du coût par plaquette (et du coût par puce qui en résulte).
Pour le consommateur, cela réduit aussi théoriquement les coûts : le rêve d’Intel (et de l’industrie) est de pouvoir mélanger et assortir différents blocs IP matériels (du même fournisseur, voire de plusieurs fournisseurs et processus de fabrication), ce qui signifie que les clients n’ont qu’à payer pour le silicium qu’ils utiliseront réellement, avec les spécifications qu’ils utiliseront réellement. Dans un sens, cela ferait de chaque puce un FPGA.
Avec tout cela à l’esprit, il est possible que l’Agilex 7 d’aujourd’hui avec R-Tile soit autant un nouveau produit FPGA qu’un nouveau produit de base du catalogue Intel Foundry Services (IFS). Quoi qu’il en soit, cela déplace Intel dans la direction qu’il veut – et doit – prendre. Et c’est juste une bonne affaire.