Imec, la société de recherche sur les semi-conducteurs la plus avancée au monde, a récemment partagé sa feuille de route sur le silicium et les transistors inférieurs à 1 nm lors de son événement ITF World à Anvers, en Belgique. La feuille de route nous donne une idée des délais jusqu’en 2036 pour les prochains nœuds de processus majeurs et les architectures de transistors que la société recherchera et développera dans ses laboratoires en coopération avec des géants de l’industrie, tels que TSMC, Intel, Nvidia, AMD, Samsung et ASML, parmi beaucoup d’autres. La société a également décrit un passage à ce qu’elle appelle CMOS 2.0, qui impliquera de décomposer les unités fonctionnelles d’une puce, comme les caches L1 et L2, en conceptions 3D plus avancées que les approches actuelles basées sur les puces.
Pour rappel, dix angströms égalent 1 nm, la feuille de route d’Imec englobe donc des nœuds de processus inférieurs à « 1 nm ». La feuille de route indique que les transistors FinFET standard dureront jusqu’à 3 nm, mais passeront ensuite aux nouvelles conceptions de nanofeuilles Gate All Around (GAA) qui entreront en production à haut volume en 2024. Imec trace la voie vers les conceptions de feuilles de fourche à 2 nm et A7 (0,7 nm) , respectivement, suivis de conceptions révolutionnaires comme les CFET et les canaux atomiques à A5 et A2.
Le passage à ces nœuds plus petits devient de plus en plus coûteux au fil du temps, et l’approche standard consistant à construire des puces monolithiques avec une seule grande puce a déjà cédé la place aux puces. Les conceptions à base de puces divisent diverses fonctions de puce en matrices distinctes connectées ensemble, permettant ainsi à la puce de fonctionner comme une unité cohérente, mais avec des compromis.
La vision d’Imec du paradigme CMOS 2.0 comprend la division des puces en morceaux encore plus petits, avec des caches et des mémoires divisés en leurs propres unités avec différents transistors, puis empilés dans un arrangement 3D au-dessus des autres fonctions de la puce. Cette méthodologie s’appuiera également fortement sur les réseaux de distribution d’alimentation arrière (BPDN) qui acheminent toute l’alimentation par l’arrière du transistor.
Examinons de plus près la feuille de route imec et la nouvelle méthodologie CMOS 2.0.
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Comme vous pouvez le voir dans l’album ci-dessus, l’industrie est confrontée à des défis apparemment insurmontables à mesure que les nœuds progressent, mais la demande de plus de puissance de calcul, en particulier pour l’apprentissage automatique et l’IA, a augmenté de façon exponentielle. Cette demande n’a pas été facile à satisfaire ; les coûts ont grimpé en flèche tandis que la consommation d’énergie a régulièrement augmenté avec les puces haut de gamme – la mise à l’échelle de la puissance reste un défi car les tensions de fonctionnement CMOS ont obstinément refusé de descendre en dessous de 0,7 volts, et le besoin continu de passer à des puces plus grandes présente des défis d’alimentation et de refroidissement qui nécessiteront des solutions entièrement nouvelles à contourner.
Et tandis que le nombre de transistors continue de doubler sur la voie prévisible de la loi de Moore, d’autres problèmes fondamentaux deviennent également de plus en plus problématiques avec chaque nouvelle génération de puces, comme les limitations de la bande passante d’interconnexion qui ont fortement retardé les capacités de calcul des CPU et GPU modernes, entravant ainsi performances et limitant l’efficacité de ces transistors supplémentaires.
La feuille de route imec pour les transistors et les nœuds de processus
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Des transistors plus rapides et plus denses sont la première priorité, cependant, et la première vague de ces transistors viendra avec les dispositifs Gate All Around (GAA)/Nanosheet qui feront leurs débuts en 2024 avec le nœud 2 nm, remplaçant les FinFET à triple grille qui alimentent le leader actuel. -puces de bord. Les transistors GAA confèrent une densité de transistor et des améliorations de performances, comme une commutation de transistor plus rapide tout en utilisant le même courant de commande que plusieurs ailettes. Les fuites sont également considérablement réduites car les canaux sont entièrement entourés d’une grille, et l’ajustement de l’épaisseur du canal peut optimiser la consommation d’énergie ou les performances.
Nous avons déjà vu plusieurs fabricants de puces adopter différentes variantes de cette technologie de transistor. Le leader de l’industrie TSMC prévoit que son nœud N2 avec GAA arrivera en 2025, il sera donc le dernier à adopter le nouveau type de transistor. Le RibbonFET à quatre feuilles d’Intel avec le nœud de processus « Intel 20A » comprend quatre nanofeuilles empilées, chacune entièrement entourée d’une porte, et fera ses débuts en 2024. Samsung a été le premier à produire du GAA pour l’expédition de produits, mais le tuyau SF3E à faible volume- un nœud plus propre ne verra pas la production de masse. Au lieu de cela, la société lancera son nœud avancé pour la fabrication à grand volume en 2024.
Pour rappel, dix Angströms (A) valent 1 nm. Cela signifie que A14 est de 1,4 nm, A10 est de 1 nm et nous passons à l’ère inférieure à 1 nm à l’horizon 2030 avec A7. N’oubliez pas que ces mesures ne correspondent souvent pas aux dimensions physiques réelles de la puce.
Imec s’attend à ce que les transistors à feuille de fourche commencent à 1 nm (A10) et durent jusqu’au nœud A7 (0,7 nm). Comme vous pouvez le voir dans la deuxième diapositive, cette conception empile le NMOS et le PMOS séparément tout en les séparant avec une barrière diélectrique, permettant plus de performances et/ou une meilleure densité.
Les transistors FET complémentaires (CFET) réduiront encore plus l’empreinte lorsqu’ils arriveront pour la première fois avec le nœud 1 nm (A10) en 2028, permettant des bibliothèques de cellules standard plus denses. Finalement, nous verrons des versions de CFET avec des canaux atomiques, améliorant encore les performances et l’évolutivité. Les transistors CFET, sur lesquels vous pouvez en savoir plus ici, empilent les dispositifs N- et PMOS les uns sur les autres pour permettre une densité plus élevée. Le CFET devrait marquer la fin de la mise à l’échelle des dispositifs à nanofeuilles et la fin de la feuille de route visible.
Cependant, d’autres techniques importantes seront nécessaires pour briser les barrières de mise à l’échelle des performances, de la puissance et de la densité, ce qui, selon l’imec, nécessitera un nouveau paradigme CMOS 2.0 et une co-optimisation de la technologie système (SCTO).
STCO et alimentation électrique arrière
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Au plus haut niveau, la co-optimisation de la technologie système (STCO) nécessite de repenser le processus de conception en modélisant les besoins du système et des applications cibles, puis d’utiliser ces connaissances pour éclairer les décisions de conception qui entrent dans la création de la puce. Cette méthodologie de conception aboutit souvent à « désintégrer » les unités fonctionnelles faisant généralement partie d’un processeur monolithique, telles que l’alimentation électrique, les E/S et le cache, et à les diviser en unités distinctes afin d’optimiser chaque unité pour les caractéristiques de performances requises en utilisant différentes types de transistors, avec alors améliore également le coût.
L’un des objectifs de la désagrégation complète de la conception de puce standard est de diviser les caches/mémoire en leur propre couche distincte d’une conception empilée en 3D (plus de détails ci-dessous), mais cela nécessite de réduire la complexité au sommet de la pile de puces. La refonte des processus Back End of Line (BEOL), qui se concentrent sur le câblage des transistors ensemble et permettant à la fois la communication (signaux) et la fourniture d’énergie, est la clé de cet effort.
Contrairement aux conceptions actuelles qui fournissent de l’énergie du haut de la puce jusqu’aux transistors, les réseaux de distribution d’alimentation arrière (BPDN) acheminent toute l’alimentation directement à l’arrière du transistor avec des TSV, séparant ainsi l’alimentation des interconnexions de transmission de données qui restent dans leur emplacement normal de l’autre côté. La séparation des circuits d’alimentation et des interconnexions porteuses de données améliore les caractéristiques de chute de tension, permettant une commutation de transistor plus rapide tout en permettant un routage de signal plus dense sur le dessus de la puce. L’intégrité du signal en profite également car le routage simplifié permet des câbles plus rapides avec une résistance et une capacité réduites.
Le déplacement du réseau d’alimentation vers le bas de la puce permet une liaison plaquette à plaquette plus facile en haut de la puce, libérant ainsi le potentiel d’empiler la logique sur la mémoire. Imec envisage même de déplacer éventuellement d’autres fonctions à l’arrière de la plaquette, comme l’interconnexion globale ou les signaux d’horloge.
Intel a déjà annoncé sa propre version de la technique BPDN, baptisée PowerVIA, qui fera ses débuts en 2024 avec le nœud 20A. Intel est sur le point de révéler plus de détails sur cette technologie lors du prochain événement VLSI. Pendant ce temps, TSMC a également annoncé qu’il apportera BPDN à son nœud N2P qui sera en production à haut volume en 2026, il sera donc à la traîne d’Intel pendant un certain temps avec cette technologie. Selon certaines rumeurs, Samsung adopterait également cette technologie avec son nœud 2nm.
CMOS 2.0 : la voie vers des puces véritablement 3D
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CMOS 2.0 est l’aboutissement de la vision d’imec pour les futures conceptions de puces, englobant des conceptions de puces entièrement 3D. Nous avons déjà vu la mémoire s’empiler avec le V-Cache 3D de deuxième génération d’AMD qui empile la mémoire L3 sur le processeur pour augmenter la capacité de mémoire, mais imec envisage que toute la hiérarchie du cache soit contenue dans ses propres couches, avec les caches L1, L2 et L3 étant empilés verticalement sur leurs propres matrices au-dessus des transistors qui comprennent les cœurs de traitement.
Chaque niveau de cache serait créé avec les transistors les mieux adaptés à la tâche, ce qui signifie des nœuds plus anciens pour la SRAM, ce qui devient de plus en plus important car la mise à l’échelle de la SRAM a commencé à ralentir énormément. La mise à l’échelle réduite de la SRAM a conduit les caches à consommer un pourcentage plus élevé de la matrice, entraînant ainsi une augmentation du coût par Mo et décourageant les fabricants de puces d’utiliser des caches plus grands. En tant que telles, les réductions de coûts associées au déplacement vers des nœuds moins denses pour le cache avec empilement 3D pourraient également conduire à des caches beaucoup plus volumineux que ce que nous avons vu dans le passé. S’il est correctement mis en œuvre, l’empilement 3D peut également aider à atténuer les problèmes de latence associés à des caches plus volumineux.
Ces techniques CMOS 2.0 tireront parti de la technologie d’empilement 3D, comme la liaison hybride plaquette à plaquette, pour former une interconnexion 3D directe matrice à matrice, sur laquelle vous pouvez en savoir plus ici.
Comme vous pouvez le voir dans l’album ci-dessus, Imec a également une feuille de route 3D-SOC qui décrit la réduction continue des interconnexions qui relieront les conceptions 3D, permettant ainsi des interconnexions plus rapides et plus denses à l’avenir. Ces progrès seront réalisés en utilisant de nouveaux types d’interconnexions et de méthodes de traitement dans les années à venir.
À propos de l’imec
Vous ne connaissez peut-être pas le Centre interuniversitaire de microélectronique (imec), mais il se classe parmi les entreprises les plus importantes au monde. Considérez imec comme une Suisse de silicium, en quelque sorte. Imec sert de pierre angulaire tranquille de l’industrie, réunissant des rivaux féroces comme AMD, Intel, Nvidia, TSMC et Samsung avec des fabricants d’outils de puces tels que ASML et Applied Materials, sans parler des sociétés de conception de logiciels de semi-conducteurs critiques (EDA) comme Cadence et Synopsys, entre autres, dans un environnement non concurrentiel.
Cette collaboration permet aux entreprises de travailler ensemble pour définir la feuille de route de la prochaine génération d’outils et de logiciels qu’elles utiliseront pour concevoir et fabriquer les puces qui alimentent le monde. Une approche standardisée est primordiale face à l’augmentation considérable du coût et de la complexité du processus de fabrication de puces. Les fabricants de puces de pointe utilisent une grande partie du même équipement provenant de quelques fabricants d’outils critiques, donc un certain niveau de normalisation est nécessaire, et contourner les lois de la physique nécessite des efforts de R&D qui peuvent commencer une décennie à l’avance, donc les feuilles de route d’imec nous donnent un large vue des progrès à venir dans l’industrie des semi-conducteurs.