Broadcom a lancé sa plateforme 3.5D XDSiP, destinée aux processeurs haute performance pour l’IA et le HPC, utilisant des technologies avancées d’emballage. La méthode F2F optimise les connexions et réduit la consommation d’énergie, augmentant ainsi la flexibilité de conception. Cette plateforme inclut des chiplets et des modules HBM, avec des livraisons prévues pour 2026. Broadcom collabore avec Fujitsu pour développer des solutions performantes et économes en énergie, répondant aux besoins croissants du secteur.
Présentation de la plateforme 3.5D XDSiP de Broadcom
Broadcom a récemment lancé sa plateforme innovante 3.5D eXtreme Dimension System in Package (3.5D XDSiP), conçue spécifiquement pour les processeurs de très haute performance destinés aux applications d’intelligence artificielle (IA) et de calcul haute performance (HPC). Cette nouvelle technologie tire parti des avancées en matière d’emballage, notamment les solutions CoWoS de TSMC, permettant aux concepteurs de chipsets de réaliser des systèmes intégrés dans des emballages (SiP) à empilement 3D, ainsi que des chiplets pour le réseau et l’I/O, tout en incorporant des modules de mémoire HBM. La plateforme permet des SiP au format impressionnant de 6000 mm² de silicium empilé en 3D, intégrant jusqu’à 12 modules HBM, avec une disponibilité prévue pour 2026.
Technologie avancée et avantages de la méthode F2F
La technologie 3.5D XDSiP utilise la méthode d’emballage CoWoS-L de TSMC, qui offre une taille d’interposeur maximisée d’environ 5,5 fois celle d’un réticule (soit environ 858 mm²), et pouvant atteindre 4719 mm² pour les chiplets de calcul et d’I/O, ainsi que jusqu’à 12 paquets HBM3/HBM4. Pour optimiser les performances, Broadcom recommande de dissocier la conception des chiplets de calcul et d’empiler un chiplet logique sur un autre en utilisant une approche face à face (F2F) avec un collage hybride en cuivre (HCB).
Cette méthode F2F, qui connecte directement les couches métalliques des puces, offre des avantages significatifs par rapport à l’approche traditionnelle face à dos utilisant des vias en silicium (TSV). Grâce à cette technique, il est possible d’augmenter de sept fois le nombre de connexions de signal et de réduire considérablement la consommation d’énergie dans les interfaces chip à chip, diminuant ainsi la latence au sein de la structure 3D. En conséquence, les équipes de conception bénéficient d’une plus grande flexibilité pour décomposer l’architecture ASIC entre les chiplets supérieurs et inférieurs, permettant une meilleure densité de connexion et des latences réduites.
« En collaboration étroite avec nos clients, nous avons développé la plateforme 3.5D XDSiP en utilisant les technologies et outils de TSMC et d’autres partenaires EDA », a déclaré Frank Ostojic, vice-président senior et directeur général de la division des produits ASIC de Broadcom. « En empilant verticalement les composants, cette plateforme permet aux concepteurs de chipsets d’optimiser les processus de fabrication pour chaque élément, tout en réduisant la taille de l’interposeur, ce qui se traduit par des gains de performance et d’efficacité significatifs. »
En somme, Broadcom prévoit d’utiliser sa plateforme 3.5D XDSiP pour concevoir des processeurs et ASICs personnalisés d’IA et de HPC, répondant ainsi aux besoins croissants d’entreprises telles que Google, Meta et OpenAI. L’entreprise proposera également une gamme variée de propriétés intellectuelles, y compris HBM PHY, PCIe et GbE, permettant à ses clients de se concentrer sur l’essentiel de leurs processeurs : l’architecture de l’unité de traitement.
Le produit phare, le 3.5D XDSiP de Broadcom, intègre quatre puces de calcul basées sur la technologie de processus avancée de TSMC (N2), une puce I/O, et six modules HBM. Actuellement, Broadcom développe cinq produits utilisant cette technologie 3.5D, y compris des solutions pour le secteur en pleine expansion de l’IA et un processeur Fujitsu Monaka, qui exploitera l’ISA Arm et la technologie de processus de classe 2 nm de TSMC, visant à la fois les segments IA et HPC. Les premières livraisons des produits 3.5D XDSiP débuteront en février 2026.
« Grâce à plus d’une décennie de collaboration, Fujitsu et Broadcom ont réussi à commercialiser plusieurs générations d’ASICs de calcul haute performance », a ajouté Naoki Shinjo, vice-président senior chez Fujitsu. « La dernière plateforme 3.5D de Broadcom permettra au processeur basé sur Arm de nouvelle génération de Fujitsu, Fujitsu-Monaka, d’atteindre des niveaux de performance élevés tout en maintenant une faible consommation d’énergie et des coûts réduits. »