mardi, novembre 26, 2024

APU de centre de données AMD Instinct MI300 photographié de près : 13 puces, 146 milliards de transistors

(Crédit image : Marco Chiappetta)

AMD a dévoilé son accélérateur Instinct MI300 de nouvelle génération au CES 2023, et nous avons eu la chance d’avoir du temps pratique et de prendre quelques images en gros plan de la puce mammouth.

Ne vous méprenez pas, l’Instinct MI300 est une conception qui change la donne – l’APU du centre de données mélange un total de 13 puces, dont beaucoup sont empilées en 3D, pour créer une puce avec vingt-quatre cœurs de processeur Zen 4 fusionnés avec un graphique CDNA 3 moteur et 8 piles de HBM3. Dans l’ensemble, la puce pèse 146 milliards de transistors, ce qui en fait la plus grande puce qu’AMD ait mise en production.

Le MI300 pèse 146 milliards de transistors au total, dépassant facilement les 100 milliards de transistors Ponte Vecchio d’Intel, associés à 128 Go de mémoire HBM3. La puce delidded est incroyablement difficile à photographier étant donné son extérieur brillant, mais vous pouvez clairement voir les huit piles de HBM3 qui flanquent les matrices centrales. De petits éclats de silicium structurel sont placés entre ces empilements HBM pour assurer la stabilité lorsqu’une solution de refroidissement est appliquée au sommet du boîtier.

La partie informatique de la puce se compose de neuf puces de 5 nm qui sont des cœurs CPU ou GPU, mais AMD ne nous a pas donné de détails sur le nombre de chacun utilisé. Les cœurs Zen 4 sont généralement déployés sous forme de matrices à huit cœurs, nous pourrions donc envisager trois matrices CPU et six matrices GPU. Les matrices GPU utilisent l’architecture CDNA 3 d’AMD, la troisième révision de l’architecture graphique spécifique au centre de données d’AMD. AMD n’a pas précisé le nombre de CU.

Ces neuf matrices sont empilées en 3D sur quatre matrices de base de 6 nm qui ne sont pas simplement des interposeurs passifs – on nous dit que ces matrices sont actives et gèrent les E/S et diverses autres fonctions. Les représentants d’AMD nous ont montré un autre échantillon de MI300 dont les matrices supérieures avaient été poncées avec une ponceuse à bande pour révéler l’architecture des quatre matrices d’interposition actives. Là, nous pouvions voir clairement les structures qui permettent la communication non seulement entre les tuiles d’E/S, mais aussi les contrôleurs de mémoire qui s’interfacent avec les piles HBM3. Nous n’avons pas été autorisés à photographier ce deuxième échantillon.

La conception 3D permet un débit de données incroyable entre le CPU, le GPU et les matrices de mémoire tout en permettant au CPU et au GPU de travailler simultanément sur les mêmes données en mémoire (zéro copie), ce qui économise de l’énergie, améliore les performances et simplifie la programmation. Il sera intéressant de voir si cet appareil peut être utilisé sans DRAM standard, comme nous le voyons avec les processeurs Xeon Max d’Intel qui utilisent également le HBM intégré.

Source-138

- Advertisement -

Latest