Selon une déclaration publiée par AMD à Le matériel de Tom:
« Comme les générations de matériel précédentes, la prélecture des shaders est prise en charge sur RDNA 3 conformément à [gitlab link (opens in new tab)]. Le code en question contrôle une fonction expérimentale qui n’était pas ciblée pour être incluse dans ces produits et ne sera pas activée dans cette génération de produits. Il s’agit d’une pratique courante dans l’industrie consistant à inclure des fonctionnalités expérimentales pour permettre l’exploration et le réglage en vue du déploiement dans une future génération de produits. » — Porte-parole d’AMD à Le matériel de Tom.
La déclaration d’AMD fait suite aux rapports des médias selon lesquels le silicium Navi31 récemment lancé dans les cartes graphiques RDNA 3 dispose d’un « matériel de pré-extraction de shader non fonctionnel ». La source de la spéculation, @Kepler_L2a cité le code des pilotes Mesa3D qui semblait indiquer que la prélecture du shader ne fonctionnait pas pour certains GPU avec la révision A0 du silicium (CHIP_GFZ1100, CHIP_GFX1102 et CHIP_GFX110).
Cependant, la déclaration d’AMD indique que le code cité par Kepler_L2 concernait une fonction expérimentale qui n’était pas destinée aux produits finaux RDNA 3, il est donc désactivé pour le moment. AMD note que l’inclusion de fonctionnalités expérimentales dans un nouveau silicium est une pratique assez courante, ce qui est exact – nous avons souvent vu cette approche utilisée avec d’autres types de processeurs, comme les CPU.
Par exemple, AMD a livré une génération entière de produits Ryzen 3000 avec les TSV nécessaires pour activer le V-Cache 3D, mais n’a utilisé la fonctionnalité qu’à la toute fin de l’ère Ryzen 5000. De même, Intel ajoute souvent des fonctionnalités qui pourraient ne pas figurer dans le produit final, sa fonctionnalité DLVR en étant un exemple récent.
Naturellement, on pourrait supposer que si une fonctionnalité « expérimentale » fonctionne parfaitement, elle serait incluse dans le produit final si elle ne nécessitait aucun hébergement supplémentaire (comme la tranche de cache L3 supplémentaire nécessaire pour le V-Cache 3D). Cela signifie que la ligne entre une fonctionnalité « expérimentale » ou « agréable à avoir mais pas critique ou nécessaire pour atteindre les cibles » pourrait être un peu floue. Dans les deux cas, AMD affirme que le mécanisme de prélecture fonctionne sur RDNA 3 comme prévu.
L’autre éléphant dans la pièce est l’utilisation par AMD d’un pas A0 du silicium RDNA 3, ce qui signifie qu’il s’agit de la première version physiquement non révisée de la puce. Cela a conduit à affirmer qu’AMD expédie du « silicium non fini », mais ce type de spéculation ne tient pas la route.
AMD n’a pas répondu à nos questions pour savoir s’il utilisait ou non du silicium A0 pour la première vague de processeurs RDNA 3, mais des sources de l’industrie nous disent que la société a utilisé du silicium A0 pour Navi31. En fait, on nous dit que la société a lancé avec du silicium de révision A0 pour presque toute la série 6000 et la plupart de la série 5000.
C’est ne pas indicatif d’un « produit non fini ». Le objectif de toutes les équipes de conception est de clouer la conception dès le premier tour avec du silicium fonctionnel et livrable. Nvidia, par exemple, fournit également souvent du silicium pas à pas A0.
Les microprocesseurs peuvent subir plusieurs révisions au cours de leur vie, souvent pour corriger des bogues ou des errata et/ou améliorer les performances. Généralement, la première révision du silicium des fabs est A0, et les respins « mineurs » successifs seront classés en A1, A2, etc. Les révisions plus importantes du silicium ont tendance à passer à un « B » ou à un pas successif, et ainsi de suite (entraînant une cadence B0, B1 et B2, par exemple). Cela se poursuit avec de nouveaux indicateurs alphanumériques au fur et à mesure que la puce est affinée.
Presque toutes les puces complexes ont des errata et des bogues connus et inconnus qui sont résolus avec des solutions de contournement de micrologiciel, de pilote et de logiciel qui peuvent réduire ou éliminer ces problèmes, et elles sont expédiées de cette façon – c’est la nature même de la conception et de la production de semi-conducteurs modernes. Par exemple, la génération de processeurs Skylake d’Intel a été livrée avec 53 errata connus, et six mois plus tard, Intel a répertorié 40 autres errata. Ceci est courant car les cycles de conception de puces sont longs, souvent de l’ordre de plusieurs années, de sorte qu’il n’y a souvent pas le temps de faire tourner la puce pour résoudre des problèmes mineurs. Nous constatons également des tendances similaires chez d’autres types et générations de processeurs.
Cependant, tous les errata ne peuvent pas être corrigés avec des solutions de contournement, de sorte que certains problèmes seront résolus lors des étapes ultérieures du silicium – si cela est jugé nécessaire. Mais l’objectif de toute équipe de conception reste le même, fournir du silicium dès le premier tour qui peut répondre aux objectifs de conception d’un produit d’expédition. À cet égard, l’utilisation du silicium A0 est considérée comme un coup de circuit.
Il existe également de nombreux exemples de puces qui ont eu des problèmes dans le processus de conception/vérification qui ont nécessité plusieurs étapes pour arriver sur le marché. Par exemple, Sapphire Rapids était connu pour la dernière fois sur la 12e étape, et il n’a toujours pas été expédié en volume (A0, A1, B0, C0, C1, C2, D0, E0, E2, E3, E4 et E5 stepping — techniquement 7 tours de base). Naturellement, cela a entraîné de graves retards de production et des dates de lancement manquées.
Faire des chips est difficile ; il s’agit de la classe d’appareils la plus sophistiquée jamais construite par l’humanité, mais ils sont fabriqués avec des fonctionnalités presque inimaginables. Cela conduit à des problèmes et à des errata qui peuvent nécessiter plusieurs révisions pour être éliminés. Ne faites pas attention à ceux qui prétendent qu’un pas A0 équivaut toujours à du « silicium non fini ». Le succès est mesuré en expédiant du silicium exploitable qui atteint les objectifs dès la première sortie.
Nous nous attendons à des difficultés de démarrage alors qu’AMD développe sa première génération de GPU basés sur des puces, mais la récente série de spéculations n’est pas ciblée. Les historiens des puces vous rappelleront que la progression des puces Ryzen 1000 incroyablement rugueuses à la génération Ryzen 3000 raffinée a complètement redéfini un marché de plusieurs milliards de dollars et bouleversé un titulaire bien enraciné. Les GPU basés sur des puces trouveront-ils finalement le même niveau de succès ? Le temps nous le dira, mais comme vous pouvez le voir dans notre revue AMD Radeon RX 7900 XTX et XT, nous avons déjà trouvé de nombreuses raisons d’être impressionnés par les nouvelles cartes d’AMD.