Lors d’une récente conférence financière, AMD CTO Mark Papermaster a été interrogé sur un rapport d’un bogue de mémoire avec les processeurs EPYC Genoa de la société qui nécessiterait apparemment un long processus de reconception/respin pour être corrigé. Sa réponse était un peu vague, nous avons donc contacté AMD pour plus de détails. La société a rejeté les allégations d’un bogue de mémoire, disant Le matériel de Tom que tous les processeurs EPYC de quatrième génération livrés à ce jour prennent entièrement en charge la configuration de mémoire 2DPC à venir et qu’aucune réponse n’est nécessaire. De plus, la société a déjà publié des mises à jour du BIOS à ses partenaires OEM pour permettre la prise en charge promise des configurations 2DPC d’ici la fin du premier trimestre 2023. AMD a également partagé d’autres détails que nous aborderons ci-dessous. Mais d’abord, quelques informations de fond.
Comme vous pouvez le voir dans notre revue EPYC Genoa, les nouvelles puces de centre de données d’AMD présentent des performances de pointe et sont livrées avec plusieurs nouvelles interfaces, la prise en charge de 12 canaux de mémoire DDR5 étant l’une des plus importantes. Cependant, Genoa n’a été lancé qu’avec la prise en charge de la mémoire DDR5 dans une configuration à un module DIMM par canal (1DPC). Ce type de configuration ne prend en charge qu’une seule clé USB connectée à chacun des douze contrôleurs de mémoire DDR5 à l’intérieur du processeur.
Lors du lancement, AMD a annoncé qu’il publierait une mise à jour du BIOS au premier trimestre 2023 pour permettre la prise en charge de deux mémoires DIMM par canal (2DPC), permettant ainsi à deux clés USB d’être connectées à chaque canal mémoire pour augmenter la capacité. AMD a déclaré qu’il caractérisait et ajustait davantage les configurations de mémoire 2DPC, de sorte qu’il publierait les spécifications pour les vitesses de mémoire 2DPC prises en charge lorsque la mise à jour serait disponible.
Dans l’intervalle, SemiAccurate (partiellement payant) a signalé un prétendu problème avec les processeurs Genoa d’AMD le mois dernier. Le rapport cite des sources anonymes de l’industrie qui affirment que Genoa a un bogue dans le sous-système de mémoire, donc AMD a dû se lancer dans une révision coûteuse des processeurs pour prendre en charge les configurations de mémoire 2DPC. Cela entraînerait inévitablement des retards de plusieurs mois à mesure que les nouvelles puces suivraient le processus de reconception et de fabrication.
Naturellement, un bogue dans le sous-système de mémoire pour les puces d’expédition signifierait que les processeurs Genoa actuellement expédiés ne prendraient pas en charge la prochaine spécification 2DPC. Donc, pour déterminer si un nouveau respin était nécessaire, nous avons demandé à AMD si tous les processeurs Genoa déjà en circulation prendraient en charge la configuration de mémoire 2DPC lors de leur lancement, ce que la société nous a assuré que c’était le cas.
De plus, AMD a déclaré officiellement qu’aucune réponse n’était requise pour la prise en charge de 2DPC. Au lieu de cela, la société affirme que la prise en charge de 2DPC ne nécessite que la mise à jour du BIOS qu’elle a déjà publiée pour ses clients OEM. En conséquence, ils conçoivent déjà des cartes mères avec suffisamment d’emplacements pour prendre en charge la fonctionnalité.
AMD a également clarifié les commentaires de Papermaster lors de la récente conférence des investisseurs de Morgan Stanley, qui ont été mal interprétés. Lors de la conférence, Papermaster a déclaré : « Et les 2 modules DIMM par canal, ce à quoi vous faites référence, je pense, suit. C’est donc pour un groupe ciblé – un ensemble de clients ciblés beaucoup plus petit. Ces vitesses seront annoncées plus tard ce trimestre, et cela augmentera également, mais ce nombre de clients pour 2 modules DIMM par canal est beaucoup plus faible. » AMD dit que le commentaire « rampe » fait référence aux systèmes qui prennent en charge les configurations 2DPC (ils ont besoin de plus d’emplacements physiques), et non à une révision plus récente du processeur.
La prise en charge par Genoa de 12 canaux de DDR5 est la plus élevée du marché pour un processeur x86. Genoa a 50% de canaux en plus que les huit canaux de Sapphire Rapids, et les deux puces prennent en charge un pic de mémoire DDR5-4800 dans une configuration 1DPC. Intel a spécifié sa configuration 2DPC à DDR5-4400, mais comme mentionné, AMD n’a pas fini de qualifier ses taux de transfert 2DPC.
La décision d’AMD de lancer Genoa avant d’avoir finalisé la prise en charge de 2DPC est judicieuse – il est rationnel de s’attendre à ce que la demande de configurations 2DPC soit considérablement inférieure à ce que nous avons vu dans le passé. La configuration 2DPC est généralement utilisée pour accéder à une capacité accrue (il peut y avoir de petites améliorations de performances avec certaines configurations de rang). Mais avec 12 canaux de mémoire dans une configuration 1DPC, AMD peut déjà prendre en charge jusqu’à 3 To de mémoire par puce avec des clés de 256 Go. C’est beaucoup pour le plus large éventail d’utilisateurs. La prise en charge de 2DPC augmente cette capacité à 6 To de DDR5 par socket, mais AMD se heurte déjà à des contraintes d’espace en emballant 12 canaux de mémoire dans des serveurs à deux sockets ordinaires.
Comme vous pouvez le voir dans l’image ci-dessus de notre serveur de test Genoa, entasser 24 emplacements DIMM au total pour une configuration 1DPC crée déjà de nombreux problèmes en raison des contraintes d’espace. Franchement, il est difficile d’imaginer emballer deux fois plus d’emplacements illustrés pour une configuration 2DPC – un serveur à double socket aurait besoin de 48 emplacements au total. En tant que tel, nous pensons que la plupart des configurations 2DPC seront probablement destinées aux serveurs à socket unique ou utiliseront un nombre réduit de canaux dans les serveurs à double socket.
Il existe déjà de nombreux défis permettant la configuration 1DPC illustrée. En fait, AMD a dû utiliser des emplacements de mémoire spéciaux « minces » pour les cartes mères Genoa afin d’aider à intégrer 12 emplacements dans le châssis. AMD nous a avertis qu’en raison des fentes étroites et d’autres aménagements pour l’agencement plus dense, il a eu plusieurs incidents où une pression latérale lors de l’installation des modules DIMM DDR5 avait retiré le socket DIMM de la carte. Il s’agit d’un cas marginal et non révélateur d’un problème avec la plate-forme, mais cela souligne les défis auxquels AMD est déjà confronté avec « seulement » 12 emplacements de mémoire.
Les défis pour 2DPC s’étendent au-delà de l’espace nécessaire pour plus d’emplacements. Comme nous l’avons vu avec la mémoire DDR4, l’ajout de plus de modules DIMM par canal entraîne une réduction des vitesses de mémoire, et plus de canaux entraînent encore plus de complexité. De plus, même en ayant un supplément vide Les emplacements peuvent entraîner des vitesses de mémoire de pointe plus faibles, comme on le voit avec la matrice de prise en charge compliquée DDR4 et DDR5 pour les plates-formes grand public. Ces problèmes deviennent encore plus vexants avec la DDR5, car elle a des tolérances beaucoup plus élevées et nécessite des conceptions de carte mère plus complexes avec plus de couches et de meilleurs matériaux, ce qui augmente les coûts. Cela deviendra encore plus difficile avec les taux de transfert plus élevés nécessaires pour la mémoire de nouvelle génération – les initiés du marché ont même prédit que la prise en charge du 2DPC pourrait se terminer avec la norme DDR6.
En raison de la réduction normale des vitesses avec les configurations 2DPC, les Sapphire Rapids d’Intel passent de DDR5-4800 à DDR5-4400 dans une configuration 2DPC. Nous pouvons également nous attendre à ce que les vitesses 2DPC de Gênes soient réduites lorsque la société publiera la spécification finale, mais il reste à voir combien de pénalité cela encourra.
AMD annonce qu’il publiera les détails de la prise en charge 2DPC de Genoa ce mois-ci, et nous mettrons à jour une fois que nous aurons reçu les détails.