TSMC a dévoilé des mises à jour majeures de la feuille de route pour sa famille de technologies de processus N3 (classe 3 nanomètres) lors de son Symposium technologique nord-américain 2023 cette semaine. En tant que dernier nœud hautes performances de TSMC basé sur des transistors FinFET, N3 durera de nombreuses années et comprendra plusieurs versions, y compris N3P, un rétrécissement optique améliorant les performances de N3E et N3X axé sur les performances pour les applications HPC qui tolèrent des fuites et une puissance élevées. .
La production de masse de TSMC sur sa technologie de processus N3 (également connue sous le nom de N3B) est déjà en cours, mais ce nœud utilise la lithographie ultraviolette extrême sur jusqu’à 25 couches et peut même utiliser le double motif EUV, ce qui en fait un nœud particulièrement coûteux à utiliser. En conséquence, TSMC s’attend à ce que la majorité de ses clients utilisent N3E, qui peut utiliser EUV sur jusqu’à 19 couches, n’utilise pas EUV à double motif, a une fenêtre de processus plus large et de meilleurs rendements. Le N3E, qui sera utilisé pour la fabrication à grand volume au second semestre 2023, sera également la base de la nouvelle évolution 3 nm de TSMC.
La première étape de cette évolution sera N3P. Cette technologie sera en grande partie un rétrécissement optique de N3E qui comportera d’autres améliorations permettant une augmentation des performances de 5% à la même fuite, une réduction de puissance de 5% à 10% aux mêmes horloges et une densité de transistor supérieure de 4% pour un ‘ puce mixte composée de 50 % de logique, 30 % de SRAM et 20 % de circuits analogiques.
En tant que rétrécissement optique de N3E, N3P préserve ses règles de conception, permettant aux concepteurs de puces de réutiliser l’IP N3E sur le nouveau nœud. Ceci est assez important car les sociétés de conception IP comme Ansys, Cadence et Synopsys ont déjà beaucoup d’IP destinées aux puces N3E. Pendant ce temps, le rétrécissement optique implique des améliorations de densité pour toutes sortes de transistors et de circuits, y compris SRAM, un type de circuits qui a eu du mal à se rétrécir ces dernières années (quelque chose de particulièrement mauvais pour les conceptions modernes à forte intensité de SRAM). N3P sera prêt pour la production de masse en 2024.
Après N3P, TSMC prévoit d’étendre davantage sa famille N3 et de la diversifier dans des applications informatiques hautes performances telles que les processeurs et les GPU avec N3X. Ce processus de fabrication devrait fournir des fréquences au moins 5% plus élevées par rapport au N3P et permettre également des tensions considérablement plus élevées, ce qui augmentera encore les horloges au prix d’une fuite globale plus élevée.
| Ligne 0 – Cellule 0 | N3X contre N3P | N3P contre N3E | N3E contre N5 | N3 contre N5 |
| Amélioration de la vitesse à la même puissance | +5 % Fmax à 1,2 V | +5% | +18% | +10 % ~ 15 % |
| Réduction de puissance à la même vitesse | ? | -5% ~ -10% | -32% | -25% ~ -30% |
| Densité logique | même | 1,04x | 1,7x | 1,6x |
| Démarrage HVM | 2025 | S2 2024 | T2/T3 2023 | S2 2022 |
TSMC affirme que son nœud N3X peut gérer au moins 1,2 V, une tension particulièrement élevée pour une technologie de fabrication de classe 3 nm. Cela s’accompagne d’un compromis considérable, car TSMC prévoit une augmentation stupéfiante de 250 % des fuites de puissance par rapport à N3P. Cela souligne que N3X est principalement adapté aux processeurs HPC et obligera les concepteurs de puces à faire preuve de prudence lors du développement de leurs puces gourmandes en énergie les plus performantes, telles que les processeurs de centre de données et les GPU de calcul.
En termes de densité de transistors, N3X correspondra aux capacités de N3P. TSMC n’a pas précisé si ses N3P et N3E auront des règles de conception compatibles, laissant place à l’intrigue quant à savoir si les conceptions peuvent être portées entre les deux nœuds.