Selon un rapport de WikiChip, la mise à l’échelle SRAM de TSMC a considérablement ralenti. En ce qui concerne les tout nouveaux nœuds de fabrication, nous nous attendons à ce qu’ils augmentent les performances, réduisent la consommation d’énergie et augmentent la densité des transistors. Mais alors que les circuits logiques ont bien évolué avec les technologies de processus récentes, les cellules SRAM ont pris du retard et ont apparemment presque cessé de s’adapter aux nœuds de production de classe 3 nm de TSMC. Il s’agit d’un problème majeur pour les futurs processeurs, GPU et SoC qui deviendront probablement plus chers en raison de la lenteur de la mise à l’échelle de la zone des cellules SRAM.
La mise à l’échelle de la SRAM ralentit
Lorsque TSMC a officiellement présenté ses technologies de fabrication N3 plus tôt cette année, il a déclaré que les nouveaux nœuds fourniraient des améliorations de densité logique de 1,6x et 1,7x par rapport à son processus N5 (classe 5 nm). Ce qu’il n’a pas révélé, c’est que les cellules SRAM des nouvelles technologies ne sont presque pas à l’échelle par rapport au N5, selon WikiChip, qui a obtenu des informations d’un article de TSMC publié lors de l’International Electron Devices Meeting (IEDM)
Le N3 de TSMC présente une taille de cellule binaire SRAM de 0,0199 µm^², qui n’est que d’environ 5 % plus petite que la cellule binaire SRAM de 0,021 µm^² du N5. La situation s’aggrave avec le N3E remanié car il est livré avec une cellule binaire SRAM de 0,021 µm^² (ce qui se traduit approximativement par 31,8 Mib/mm^²), ce qui signifie qu’il n’y a aucune mise à l’échelle par rapport au N5.
Pendant ce temps, Intel 4 (initialement appelé 7nm EUV) réduit la taille des cellules binaires SRAM à 0,024µm^² de 0,0312µm^² dans le cas d’Intel 7 (anciennement connu sous le nom de 10nm Enhanced SuperFin), nous parlons toujours de quelque chose comme 27,8 Mib/mm ^², ce qui est un peu en deçà de la densité SRAM HD de TSMC.
Par ailleurs, Puce Wiki rappelle une présentation Imec qui montrait des densités de SRAM d’environ 60 Mib/mm^² sur un « nœud au-delà de 2nm » avec des transistors en feuille de fourche. Une telle technologie de processus est dans des années et d’ici là, les concepteurs de puces devront développer des processeurs avec des densités SRAM annoncées par Intel et TSMC (cependant, Intel 4 ne sera de toute façon pas utilisé par quiconque sauf Intel).
Beaucoup de SRAM dans les puces modernes
Les processeurs, GPU et SoC modernes utilisent des charges de SRAM pour divers caches car ils traitent des charges de données et il est extrêmement inefficace d’extraire des données de la mémoire, en particulier pour diverses charges de travail d’intelligence artificielle (IA) et d’apprentissage automatique (ML). Mais même les processeurs à usage général, les puces graphiques et les processeurs d’application pour smartphones contiennent d’énormes caches de nos jours : le Ryzen 9 7950X d’AMD contient 81 Mo de cache au total, tandis que l’AD102 de Nvidia utilise au moins 123 Mo de SRAM pour divers caches que Nvidia a publiquement divulgués.
À l’avenir, le besoin de caches et de SRAM ne fera qu’augmenter, mais avec N3 (qui ne sera utilisé que pour quelques produits) et N3E, il n’y aura aucun moyen de réduire la zone de matrice occupée par la SRAM et d’atténuer les coûts plus élevés du nouveau nœud par rapport à N5. Essentiellement, cela signifie que la taille des puces des processeurs hautes performances augmentera, tout comme leurs coûts. Pendant ce temps, tout comme les cellules logiques, les cellules SRAM sont sujettes aux défauts. Dans une certaine mesure, les concepteurs de puces seront en mesure d’alléger les cellules SRAM plus grandes avec les innovations FinFlex de N3 (mélangeant et faisant correspondre différents types de FinFET dans un bloc pour l’optimiser en termes de performances, de puissance ou de surface), mais à ce stade, nous ne pouvons que deviner quel type de fruits que cela apportera.
TSMC prévoit d’apporter sa technologie de processus N3S à densité optimisée qui promet de réduire la taille des cellules binaires SRAM par rapport à N5, mais cela devrait se produire vers 2024 et nous nous demandons si celle-ci fournira suffisamment de performances logiques pour les puces conçues par AMD, Apple, Nvidia et Qualcomm.
Atténuations ?
L’un des moyens d’atténuer le ralentissement de la mise à l’échelle de la zone SRAM en termes de coûts consiste à concevoir plusieurs puces et à désagréger les caches plus grands en matrices séparées fabriquées sur un nœud moins cher. C’est quelque chose qu’AMD fait avec son V-Cache 3D, bien que pour une raison légèrement différente (pour l’instant). Une autre façon consiste à utiliser des technologies de mémoire alternatives comme eDRAM ou FeRAM pour les caches, bien que ces dernières aient leurs propres particularités.
Dans tous les cas, il semble que le ralentissement de la mise à l’échelle de la SRAM avec des nœuds basés sur FinFET à 3 nm et au-delà semble être un défi majeur pour les concepteurs de puces dans les années à venir.