Un large éventail de piliers de l’industrie, comme Intel, AMD, Arm, TSMC et Samsung, entre autres, ont présenté aujourd’hui le nouveau consortium Universal Chiplet Interconnect Express (UCIe) dans le but de normaliser les interconnexions die-to-die entre les chiplets avec une ouverture -la conception source, réduisant ainsi les coûts et favorisant un écosystème plus large de puces validées. En fin de compte, la norme UCIe vise à être tout aussi omniprésente et universelle que d’autres normes de connectivité, telles que USB, PCIe et NVMe, tout en fournissant des mesures de puissance et de performance exceptionnelles pour les connexions chiplet. Notamment, les trois principales fonderies adopteront cette technologie, ainsi que les écosystèmes x86 et Arm (RISC-V et Nvidia sont curieusement absents).
Les avantages des puces, comme la réduction des coûts et l’utilisation de différents types de nœuds de processus dans un seul package, sont bien connus et essentiels alors que les fabricants de puces sont aux prises avec des problèmes de mise à l’échelle de plus en plus difficiles à la lumière déclinante de la loi de Moore. La vision à long terme des puces a toujours été que les fabricants de puces puissent développer leurs propres types de puces spécialisées, puis les associer à des conceptions de puces prêtes à l’emploi d’autres sociétés, leur permettant ainsi de construire leurs propres puces en Lego- comme la mode pour améliorer les délais de mise sur le marché tout en réduisant les coûts.
Cependant, l’absence d’une connexion standardisée entre les chiplets a conduit à une large gamme d’interconnexions propriétaires personnalisées, de sorte que les chiplets modernes ne sont certainement pas plug-and-play avec d’autres conceptions. De plus, l’industrie souffre depuis longtemps d’un manque flagrant de validation et de vérification normalisées pour les conceptions et les interconnexions de puces, rendant impossible un écosystème de puces standard.
Cette nouvelle interconnexion UCIe permettra une connexion standardisée entre les puces, comme les cœurs, la mémoire et les E/S, qui ressemble et fonctionne de manière similaire aux connexions sur matrice tout en permettant également des connexions hors matrice à d’autres composants – les conceptions peuvent même permettre des connexions suffisamment basses une latence et une bande passante suffisamment élevée pour les conceptions à l’échelle du rack – et s’appuie sur les protocoles existants, tels que PCIe et CXL.
UCIe est un protocole en couches avec une couche physique et un adaptateur die-to-die. Comme vous pouvez le voir dans la deuxième diapositive, la couche physique peut être constituée de tous les types d’options d’emballage actuelles de plusieurs entreprises. Cela inclut le packaging 2D standard et le packaging 2.5D plus avancé comme le pont de silicium EMIB d’Intel, le CoWoS basé sur l’interposeur de TSMC et les approches d’interposeur de sortance, comme FOCoS-B. La norme UCIe finira également par s’étendre aux interconnexions d’emballage 3D à l’avenir.
Une couche de protocole s’exécute au-dessus de la couche physique et la spécification initiale repose sur PCIe ou sur le protocole ouvert Compute eXpress Link (CXL – initialement offert par Intel). Le protocole PCIe offre une interopérabilité et une flexibilité étendues, tandis que CXL peut être utilisé pour des connexions plus avancées à faible latence/haut débit, telles que la mémoire (cxl.mem), les E/S (cxl.io) et les accélérateurs tels que les GPU et les ASIC (cxl .cache). Bien que la spécification commence par PCIe et CXL comme protocoles actuels, elle s’étendra pour inclure d’autres protocoles à l’avenir.
Intel avait précédemment utilisé deux protocoles pour EMIB ; le bus d’interconnexion avancé (AIB) et l’UIB. Intel a fait don d’AIB en tant que norme open source libre de droits lors d’une précédente tentative de promotion d’un écosystème de puces standardisé, mais cela n’a pas beaucoup attiré l’attention de l’industrie. En revanche, CXL est désormais une norme largement adoptée, il est donc beaucoup plus logique de l’utiliser avec UCIe. Cependant, UCIe et AIB ne sont pas intrinsèquement interopérables (des conceptions de sous-ensembles spéciaux peuvent permettre l’utilisation des deux), donc bien qu’Intel continue à prendre entièrement en charge les implémentations AIB actuelles, il arrêtera tout développement ultérieur et migrera vers UCIe.
La spécification UCIe inclut également une conception de resynchronisation qui peut étendre la connexion hors du boîtier de la puce, permettant des connexions optiques et électriques à d’autres composants, tels que des ressources de mémoire, de calcul et d’accélérateur mises en commun. Compte tenu des excellentes mesures de performance (que nous aborderons ci-dessous), le consortium UCIe envisage l’interconnexion permettant à terme les types de systèmes désagrégés à l’échelle du rack que l’industrie a eu du mal à construire en quantités significatives pendant des décennies. Les connexions die-to-rack pourraient utiliser CXL natif pour PCIe pour la communication (aucune traduction requise), fournissant peut-être enfin la latence et la bande passante requises pour de telles conceptions. De plus, d’autres types de protocoles peuvent être utilisés si nécessaire.
Le consortium a défini des objectifs de performance et de zone très agressifs, et il existe de nombreuses pièces mobiles pour adapter la connexion à un large éventail d’utilisations, pas seulement aux appareils les plus haut de gamme. Le consortium découpe les cibles en deux larges gammes, avec des techniques de packaging 2D standard et des techniques 2.5D plus avancées (EMIB, CoWoS, etc.). Naturellement, les options de conditionnement avancées offrent une bande passante et une densité plus élevées.
Les facteurs configurables incluent le débit de données (portées de 4 à 32 GT/s), la largeur (nombre de voies), le pas de coupure (densité des connexions) et la portée du canal (longueur de la connexion physique). La latence pèse moins de 2 nanosecondes. Notamment, la portée du canal s’étend de 2 mm, permettant des alignements de matrices très proches, à 25 mm pour les applications à plus longue portée. Cependant, comme les autres mesures décrites dans la première diapositive, ce ne sont que les cibles principales. Par exemple, un concepteur pourrait simplement baisser la fréquence pour étendre la connexion au-delà de 25 mm.
Pour les appareils les plus performants, il s’agit souvent d’entasser autant de bande passante à faible latence que possible dans la plus petite zone possible. Cependant, la plupart des conceptions n’exigent pas ce niveau de performance, il existe donc plusieurs leviers que les concepteurs peuvent utiliser pour personnaliser leurs conceptions. En tant que telle, la section « Cible pour les indicateurs clés » de la première diapositive variera en fonction des différents choix de conception.
Par exemple, les projections BW Shoreline (GB/s par MM) et BW densité (GBs par mm^2) sont basées sur un pas de bosse de 45 microns. Cependant, la spécification prend en charge des pas de bosse aussi bas que 25 microns, ce qui augmenterait alors ces valeurs d’un facteur de trois ou plus. Cela signifie que nous pourrions voir jusqu’à 3,8 To/s de débit par mm^2 pour une connexion UCIe. Cependant, l’assouplissement de ces valeurs peut augmenter l’efficacité énergétique, mettant en évidence les multiples axes d’optimisation disponibles pour répondre à presque tous les cas d’utilisation. De plus, le consortium a construit la spécification en gardant à l’esprit l’efficacité énergétique, en intégrant des fonctionnalités avancées telles que l’entrée/sortie rapide (échelle inférieure à la nanoseconde) à partir des états de mise sous tension et hors tension.
Dans l’ensemble, la spécification UCIe vise à rendre les interconnexions sur le boîtier aussi similaires que possible aux interconnexions sur puce tout en offrant une pléthore d’options qui peuvent permettre à peu près n’importe quel type de performance ou de technologie d’emballage requis. Cependant, la spécification UCIe a un concurrent dans la spécification Bunch of Wires (BoW) du projet Open Compute. La spécification BoW est conçue pour démocratiser également les conceptions de puces et offre des spécifications de performances impressionnantes, mais elle n’est pas aussi flexible. Par exemple, BoW offre une efficacité énergétique de 0,7 à 0,5 pJ/bit (picojoules par bit), tandis que les différents leviers disponibles avec UCIe permettent de 0,5 à 0,25 pJ/bit. (Cela peut varier selon le nœud de processus utilisé.)
La spécification BoW prend en charge un 16 GT/s fixe, tandis que l’UCIe est configurable et s’étend jusqu’à 32 GT/s. UCIe est également en tête dans d’autres mesures, comme la densité de la bande passante Shoreline (1280 Gbps contre jusqu’à 3,8 Tb/s) et est également limité au conditionnement MCP, tandis que UCIe peut prendre en charge la majorité des options de conditionnement 2D et 2,5D.
La standardisation de l’interconnexion est l’une des premières étapes pour améliorer la validation, la conformité et l’interopérabilité plus larges de tout appareil. Malheureusement, l’industrie des semi-conducteurs souffre depuis longtemps d’un manque de processus de validation, de vérification et de qualification largement acceptés pour les puces, ce qui entrave une adoption plus large. Le consortium UCIe se concentre sur ces aspects, avec un chapitre de la spécification initiale UCIe 1.0 ciblant la validation et des fonctionnalités intégrées, comme un canal de bande latérale dédié, pour aider à ces efforts.
Dans l’ensemble, la spécification UCIe semble prometteuse, mais un soutien généralisé est essentiel. Comme nous l’avons vu avec la spécification CXL qui est désormais un enjeu de table dans l’industrie (sera prise en charge par Intel Sapphire Rapids, les conceptions EPYC Genoa et Arm d’AMD), le consortium arrive sur le marché avec une liste de sponsors de premier ordre, et nous nous attendons à cette liste de croître aussi rapidement que CXL.
Les sponsors incluent AMD, Intel, Samsung, Arm, ASE, TSMC, Google, Meta, Microsoft et Qualcomm. C’est une liste impressionnante qui comprend les trois meilleures fonderies, ce qui est important. Notamment, Nvidia ne participe pas actuellement et nous ne voyons aucun signe de RISC-V non plus.
La spécification UCIe 1.0 est disponible dès maintenant, et le consortium dispose également d’un site Web avec un livre blanc et d’autres ressources.