Intel jette peut-être son dévolu sur une nouvelle conception de transistor comme la cavalerie macédonienne à ses aspirations de fabrication inférieures à 2 nm. Un brevet en ligne récemment publié semble indiquer la voie à suivre par Intel pour maintenir la loi de Moore en vie via ce qu’il appelle des « transistors à feuille de fourche empilés ». Cependant, le brevet est flou, comme ils ont tendance à l’être, et Intel ne fait aucune réclamation sur les améliorations PPA (Power-Performance-Area).
Selon le géant bleu, la nouvelle conception de transistor peut finalement conduire à une architecture CMOS 3D empilée verticalement qui permet d’augmenter le nombre de transistors par rapport aux conceptions à trois portes les plus avancées d’aujourd’hui. Cependant, les difficultés de réduire davantage les transistors sont devenues telles que même le brevet d’Intel décrit les contraintes comme « écrasantes » – le coût, le risque et la complexité semblent désormais l’emporter sur les avantages potentiels.
Le brevet d’Intel décrit l’utilisation de transistors à nanoruban associés à un nouveau film de germanium mince en atomes qui agit comme une paroi diélectrique. Le mur sert de séparation physique entre les couches, agissant comme un isolant entre la tranchée de grille p et la tranchée de grille n. Il est répété à travers chacune des couches de transistors empilés verticalement, en fonction du nombre de transistors empilés les uns sur les autres. En termes pratiques, cela permet des espaces beaucoup plus étroits entre les périphériques P- et NMOS avant que leurs fonctions ne soient affectées (par rapport à la distance à laquelle ils devraient être pour le même effet sans le mur), ce qui signifie qu’Intel peut en intégrer davantage dans une zone plus petite. En conséquence, la loi de Moore a juste pris un autre souffle – bien qu’en lambeaux jusqu’à présent.
Intel avait déjà commencé à explorer la technologie dès 2019 – la société l’a présentée lors de son événement Electronic Devices Meeting (IEDM). Cependant, ni sur ce brevet ni là-bas, nous ne pouvons trouver de données concrètes sur certaines « estimations fermes » sur la façon dont la technologie de la feuille de fourche peut améliorer la densité, les performances et l’efficacité énergétique des transistors.
Heureusement, Intel n’est pas la première entreprise à faire référence à cette méthode de fabrication. Imec, un groupe de recherche basé en Belgique, a également annoncé en 2019 le développement des premiers résultats de simulation de cellule standard pour les « dispositifs de feuille de fourche » – et oui, ces dispositifs de feuille de fourche sont à la base du brevet d’Intel. Il n’est donc pas surprenant que deux institutions entretiennent des liens étroits et durables dans le domaine de la nanoélectronique.
Selon les premiers résultats de simulation de cellule standard d’Imec, lorsqu’elle est appliquée à un nœud technologique de 2 nm, la technologie peut apporter des améliorations significatives de la densité des transistors par rapport aux approches traditionnelles des nanofeuilles. Nous envisageons une augmentation de la vitesse de 10 % ou une amélioration de l’efficacité énergétique de 24 % à des vitesses constantes, associées à une « réduction de la surface des cellules de plus de 20 %. De plus, l’empreinte de la mémoire à accès aléatoire statique (SRAM) (qui constitue généralement le cache d’un processeur et est l’un des contributeurs les plus importants à la zone de matrice) bénéficie d’une réduction impressionnante de 30 %.
Comparez cela avec les améliorations annoncées par TSMC de son nœud 3 nm par rapport à 5 nm : un gain de performances de 10 à 15 % (à puissance et nombre de transistors identiques), jusqu’à 30 % de réduction de puissance (à fréquences et complexité identiques), jusqu’à 70 % gain de densité logique (adapté aux cœurs) et jusqu’à 20 % de gain de densité SRAM.
Nous devons nous rappeler que tous les brevets ne se transforment jamais en produits ou technologies de fabrication réels – ils sont parfois des moyens de protéger un investissement potentiel ou provisoire ou des lieux de recherche ou même métaphoriquement de brûler les avancées des concurrents sur ce terrain. Cependant, les recherches d’Imec de 2019 ont déjà présenté des améliorations possibles impressionnantes pour un nœud inférieur à 2 nm, en particulier si l’on considère qu’il se situe dans la résolution de gravure exacte mais avec une architecture de transistor différente. C’est donc un saut – sans saut de nœud.
Intel a maintenant eu le temps de faire beaucoup plus de recherches à son actif, et nous savons maintenant que la recherche sur les transistors à feuille de fourche empilés s’est poursuivie au moins jusqu’en juin 2020. Et nous savons également que la planification et la recherche de la fabrication de semi-conducteurs sont incroyablement longues. Le PDG d’Intel, Pat Gelsinger, a mentionné pour la première fois la technologie 10 nm – maintenant Intel 7 – en 2008, alors qu’il était encore CTO, citant qu’il voyait « une voie claire » vers elle. Cette voie claire ne s’est vraiment manifestée que dans Alder Lake de cette année, qui montre les besoins en capital de la fabrication de semi-conducteurs de pointe. Intel 7 est peut-être arrivé en retard, mais Alder Lake bat des records du monde d’overclocking à gauche et à droite.
Il n’est pas clair si Intel optera pour une architecture de feuille de fourche empilée dans un processus de 2 nm ou s’il cherchera à récolter ses avantages de conception plus tôt. Mais Intel a déposé la demande de brevet, ce qui signifie finalement que la conception a un certain mérite. Malheureusement, il semble que l’entreprise en sache plus que nous sur la viabilité de la technologie.